dds直接数字频率合成器优秀

word某某理工大学电子线路课程设计直接数字频率合成器D D S(题名和副题名)(学号)指导教师某某姜萍教师 学院 电 子 工 程 与 光 电 技 术 学 院年级 2012级专业名称通信工程 论文提交日期摘要直接数字信号合成器DDS是一种从相位概念出发直接合成所需要波形的新的频率合成技术。与传统的频率合成器相比，DDS具有低本钱、低功耗、高分辨率和快速转换时间等优点。本文使用DDS的方法设计一个任意频率的正弦信号发生器，具有频率控制、相位控制、测频、切换波形、动态显示、使能开关以与AM调制中VHDL语言完成计算机设计、仿真等工作，然后使用由Altera公司开发的Cyclone III系列EP3C25F324C8实验箱实现电路，用示波器观察输出波形。本文使用模块化的设计理念，将整体电路分为9个子模块设计，分别为：分频模块、频率预置与调节模块、频率累加存放模块、相位预置与调节模块、相位累加存放模块、sin函数波形存储模块、余弦波方波三角波锯齿波波形选择模块、测频与译码显示模块、AM调制模块。其后，本文给出了本实验的计算机仿真图与示波器输出图，并进展结果分析。最后在文末给出了本实验所设计的电路的使用说明书。关键词：直接数字信号合成器、DDS、AM调制、VHDL、测频AbstractDirectdigital synthesizer(DDS)is anew technology of frequency synthesis ,which es from the concept of the phase, to directly synthetize the requiredwaveform. pared withthe traditional frequency synthesizer,DDShas the advantages of lower cost,lower power consumption,higher resolution and faster switchingtimeetc.DDSmethodis used to design a directdigital synthesizerto synthetize the sin function of any frequency in this paper, with functions of frequencycontrol,phasecontrolfrequencymeasurement,waveformswitching, dynamic display,switchenableand AM modulation. Using VHDL languagein, we pletethe design, simulationand other works by puter,and then use theEP3C25F324C8experimental box ofCycloneIII seriesdeveloped by the Altera to implement the design, and finally observe the outputwaveforminoscilloscope.In this paper,the modulardesign concept is used,and the whole circuitis divided into 9 submodule design,respectively is:frequency division module, frequencyadjustingmodule,frequencycumulativeand register module,phasepresetting andadjustingmodule, phase cumulativeand register module,sinfunction waveformmemory module, cos wave, squarewave, triangle wave,sawtooth waveformselection module,frequency measurementand decoding displaymodule,the AM modulation module.Then,theputersimulation diagram andthe output of the oscilloscopegraphsof this experiment is given in this paper,followed by the results analysis.Finally, we give the experimentalinstructionsofthe circuitdesignat the end of the paper.Keywords:direct digitalsynthesizer,DDS,AM modulation,VHDL,frequencymeasurement目 录摘要2Abstract31 绪论61.1 DDS的开展概况61.2 选题背景与意义61.3 课题研究现状71.4 本文主要工作72 实验平台Cyclone IIIEP3C25F324C592.1 Cyclone III92.1.1 Cyclone III 系列产品介绍92.1.2 Cyclone III EP3C25F324C5 开发板原理图103 DDS根本原理总电路图113.1 DDS的根本结构113.2 DDS的根本原理113.3 DDS总电路封装图123.4 本章小结144 DDS各子模块设计原理154.1 分频模块154.1.1 48分频子模块164.1.2 1000分频子模块174.1.3 184.2 频率预置与调节模块184.3 频率累加存放模块194.3.1 12位累加器子模块204.3.2 12位存放器子模块214.4 相位预置与调节模块214.5 相位累加与存放模块224.5.1 12位累加器子模块224.5.2 12位存放器子模块234.6 sin波形存储模块234.6.1 sin_rom子模块234.6.2 10位存放器子模块244.7 余弦波、方波、三角波、锯齿波波形选择模块254.7.1 cos_rom、rect_rom、square_rom、sawtooth_rom波形存储子模块254.7.2 波形4选1输出子模块264.7.3 10位存放器子模块274.8 测频与译码显示模块274.8.1 10进制计数器子模块274.8.2 测频子模块284.8.3 译码显示子模块294.9 AM调制模块304.9.1 载波产生子模块314.9.2 调制波乘法与加法子模块324.9.3 载波乘法子模块334.9.4 已调波与调制波二选一显示子模块345 DDS调试仿真与下载355.1 DDS仿真355.2 AM调制仿真365.3 DDS管脚设定与下载运行366 DDS示波器结果显示387 DDS使用说明书418 结论428.1 论文工作总结428.2 论文工作展望42致 谢43参考文献4444 / 441 绪论1.1 DDS的开展概况DDS是直接数字式频率合成器Direct Digital Synthesizer的英文缩写。1971年，美国学者J.Tierney等人撰写的A Digital Frequency Synthesizer一文首次提出了以全数字技术，从相位概念出发直接合成所需波形的一种新的频率合成原理。限于当时的技术和器件水平，它的性能指标尚不能与已有的技术相比，故未受到重视。近10年间，随着微电子技术的迅速开展，直接数字频率合成器Direct Digital Frequency Synthesis简称DDS或DDFS得到了飞速的开展，它以有别于其它频率合成方法的优越性能和特点成为现代频率合成技术中的佼佼者。具体表现在相对带宽宽、频率转换时间短、频率分辨率高、输出相位连续、可产生宽带正交信号与其他多种调制信号、可编程和全数字化、控制灵活方便等方面，并具有极高的性价比baike.baidu./link?url=QF5FXbw5m4 jj4XfOOoC8gdJmRAjJ-ZQO2i9GtYgHgc4FT2uuHkfF-jF0Y2yp-i,2014。1.2 选题背景与意义DDS是从相位概念出发直接合成所需要波形的一种新的频率合成技术。与传统的频率合成器相比，DDS具有低本钱、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。进入大三，我们的专业理论知识已经达到一定程度，但却没有适宜的机会应用于实践。基于可编程逻辑器件实现的DDS，电路并不复杂，在理解原理的根底上，能够极大地开发我们理论应用于实践的能力，调动我们的科研积极性。而QuartusII软件的使用，更是锻炼了我们用VHDL语言实现数字电路设计的能力，对日后我们从事相关行业科研开发具有启蒙意义。1.3 课题研究现状目前直接数字式频率合成器根本技术实现方案1：1采用高性能的 DDS 单片电路解决方案随着 DDS 技术和 VLSI 的开展，DDS 单片化在九十年代就已经完成。由于 DDS芯片性能日渐完善，促成了许多 DDS 芯片生产厂家出现，它们推出了许多性能优越的 DDS 芯片，为电路设计者提供了多种选择。其中 AD 公司的 DDS 系列产品性价比拟高，目前取得了极为广泛的应用。2自行设计基于可编程器件的解决方案由于可编程逻辑器件的规模大、速度快、可编程，以与有强大的 EDA 软件支持等特性，十分适合实现 DDS 系统的数字局部。在高可靠性的应用领域，如果设计合理得当，将不会存在类似 MCU 的复位不可靠等问题。而且由于它的高度集成，完全可以将整个系统下载到同一个芯片当中，实现所谓的片上系统，从而大大缩小产品的体积，提高了系统的可靠性。3基于 FPGA 的 DDS 系统合成方案通过 FPGA 控制 DDS 产生线性调频信号与跳频信号。基于 FPGA 的 DDS 系统技术可以产生多种调制方式以与多种组合方式，并且可以实现多个 DDS 芯片的功能，更加集成。1.4 本文主要工作本实验使用DDS的方法设计一个任意频率的正弦信号发生器，要求具有频率控制、相位控制、测频、切换波形，动态显示以与使能开关等功能。利用QuartusII7.0完成设计、仿真等工作。并利用Altera公司开发的Cyclone III系列EP3C25F324C8实验箱实现电路，用示波器观察输出波形。本论文主要完成工作如下：1 利用Cyclone III系列EP3C25F324C8实验箱实现DDS的设计。2 DDS中的波形存储器模块用Altera公司的Cyclone系列FPGA 芯片中的RAM实现，RAM结构配置成409610类型。3 具体参数要求：频率控制字K取4位；基准频率fc=1MHZ，由实验板上的系统时钟分频得到。4 系统具有清零功能。5 利用实验箱上的D/A转换器件将ROM输出的数字信号转换为模拟信号，6 能够通过示波器观察到输出波形。7 通过开关实验箱上的Ki输入DDS的频率和相位控制字，并能用示波器观察加以验证。8 能够同时输出正余弦两路正交信号；9 在数码管上显示生成的波形频率；10 设计能输出多种波形三角波、锯齿波、方波等的多功能波形发生器；11 在DDS的根底上，完成AM调制，在示波器上观察标准AM调制后已调波形和调制波形；论文一共分为八章，其结构如下：第一章 绪论，主要介绍DDS的开展现状与现今主要DDS实现方法，主要分析了本课题的研究意义与选题背景，最后给出了本文的主要工作内容。第二章 介绍了AlteraCyclone系列第三代产品性能，给出了我们实验平台Cyclone III EP3C25F324C5 开发板原理图。第三章 介绍了DDS的根本结构与根本原理，给出了本实验所完成的电路总图。第四章 介绍了DDS的子组成模块。共分为9个子组成模块，分别为：分频模块、频率预置与调节模块、频率累加存放模块、相位预置与调节模块、相位累加存放模块、sin函数波形存储模块、余弦波方波三角波锯齿波波形选择模块、测频与译码显示模块、AM调制模块。第五章 介绍了电路调试与仿真，给出了DDS计算机仿真图与AM调制计算机仿真图，之后给出管脚设置与程序下载运行具体步骤。第六章 给出了实验箱输出波形在示波器上的显示图。第七章 直接数字频率合成器DDS使用说明书。第八章 论文总结，对本实验过程中出现的问题进展反思，并且对未来可以展开的工作进展了展望。2 实验平台Cyclone IIIEP3C25F324C52.1 Cyclone III2.1.1 Cyclone III 系列产品介绍低本钱CycloneIII FPGA是AlteraCyclone系列的第三代产品。Cyclone IIIFPGA系列前所未有地同时实现了低功耗、低本钱和高性能，进一步扩展了FPGA在本钱敏感大批量领域中的应用。采用某某半导体生产公司(TSMC)的65-nm低功耗(LP)工艺技术，Cyclone III 器件对芯片和软件采取了更多的优化措施，在所有65-nm FPGA中是功耗最低的，在对本钱和功耗敏感的大量应用中，提供丰富的特性推动宽带并行处理的开展。Cyclone III 系列包括8个型号，容量在5K至120K逻辑单元(LE)之间，最多534个用户I/O引脚。如表1所示，Cyclone III 器件具有4-Mbit嵌入式存储器、288个嵌入式18x18乘法器、专用外部存储器接口电路、锁相环(PLL)以与高速差分I/O等。Cyclone III FPGA系列为本钱敏感的各种大批量应用提供多种器件和封装选择。Cyclone III 器件结温在-40C至125C之间，有三种温度等级，支持各种工作环境baike.baidu./link?url=QF5FXbw5m4 jj4XfOOoC8gdJmRAjJ-ZQO2i9GtYgHgc4FT2uuHkfF-jF0Y2yp-i,20143VHDL程序设计教程,邢建平,曾繁泰,:清华大学,2005。2.1.2 Cyclone III EP3C25F324C5 开发板原理图图2.1 Cyclone III EP3C25 开发板原理图3 DDS根本原理总电路图3.1 DDS的根本结构图3.1 DDS根本结构框图*3.2 DDS的根本原理DDS 的根本结构主要由相位累加器、相位调制器、正弦波数据表(ROM)、D/A转换器构成。相位累加器由 N 位加法器 N 位存放器构成。每来一个 CLOCK，加法器就将频率控制字 fwrod 与累加存放器输出的累加相位数据相加，相加的结果又反响送至累加存放器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进展线性相位累加。由此，相位累加器在每一个时钟脉冲输入时，把频率控制字累加以此，相位累加器输出的数据作为波形存储器的相位取样地址，这样就可把存储在波形存储器内的波形抽样值进展找表查出，完成相位到幅值的转换。频率和相位均可控制的具有正弦和余弦输出的DDS核心单元电路示意图* 为引用图，详见致谢由于相位累加器为N位，相当于把正弦信号在相位上的精度定为N位，所以分辨率为1/2N。假如系统时钟频率为fc，频率控制字fword为1，如此输出频率为fOUT=fC/2N，这个频率相当于基频。假如fword为K，如此输出频率为：fout=K* fC/2N2.1当系统输入时钟频率fC不变时，输出信号的频率由频率控制字K所决定。由上式可得：K=2N*fout/fC2.2其中，K 为频率字，注意 K 要取整，有时会有误差。选取 ROM 的地址时，可以间隔选项，相位存放器输出的位数 D 一般取 10-16位，这种截取方法称为截断式用法，以减少 ROM 的容量。D 太大会导致 ROM 容量的成倍上升，而输出精度受 D/A 位数的限制未有很大改善。图3.3 DDS工作流程示意图*3.3 DDS总电路封装图图3.4 总电路封装图图3.5 总电路封装图左上1/4放大图图3.6 总电路封装图右上1/4放大图图3.7 总电路封装图左下1/4放大图图3.8 总电路封装图右下1/4放大图3.4 本章小结本章从DDS的根本原理出发，给出DDS的根本结构图。本人在本实验中，除了译码显示模块使用了.bdf画图实现，其余功能全部使用VHDL语言编写。本章最后给出了VHDL语言编写的模块封装后组成的DDS总图。4 DDS各子模块设计原理4.1 分频模块本实验中使用的 Cyclone III实验箱给出的振荡频率源为 48MHz ，因此我们需要使用分频电路得到作为直接数字频率合成器电路所使用的各种频率脉冲。累加器电路中的存放时钟信号、ROM 的 CLOCK 使用 1MHz 脉冲频率 ，动态译码显示电路使用 1KHz 脉冲频率，频率、相位控制电路、模 16 电路使用1Hz 脉冲频率，测频电路使 0.5Hz。所以输出为1MHz、1KHz、1Hz、1/2Hz四个。封装后分频模块电路如下：图4.1 分频模块封装图内部电路连接如如下图：图4.2 分频模块内部图由上内部连接图可见，本模块由48分频、1000分频、1/2分频三个子模块组成，下面将依次介绍这三个子模块。4.1.1 48分频子模块图4.3 48分频模块封装图设置n为计数参数，对输入CLK计数，当n由0计数到23，将输出信号取非，由此得到占空比为50%的48分频信号。具体程序如下：仿真结果：图4.4 48分频仿真图4.1.2 1000分频子模块图4.5 1000分频模块封装图设置n为计数参数，对输入CLK计数，当n由0计数到499，将输出信号取非，由此得到占空比为50%的1000分频信号。具体程序如下：仿真结果：图4.6 1000分频仿真图4.1.3分频模块封装图具体程序如下：仿真结果：分频仿真图4.2 频率预置与调节模块由于 ROM 中设定的相位取样地址为 12 位,考虑到本实验对于相位的控制精度要求不高，且较小的相位差也不便于观察，故本设计采用 4 位频率控制字和 4位相位控制字进展步长与相位的控制。其本质为模16计数器。Reset_freq为清零引脚，en_freq为使能引脚。图4.9 模16计数模块封装图具体程序如下：仿真效果图如下：图4.10 模16计数模块仿真图4.3 频率累加存放模块频率累加存放模块是由12位累加器与12位存放器构成。对于12位相位累加器，每来一个时钟信号1MHZ，加法器就将频率控制字 k 与累加存放器输出的累加相位数据相加，相加的结果又反响送至累加存放器的数据输入端。ROM 就按照这个地址寻址输出正弦波包括其他波形的幅度从而实现相位到幅度的转换。图4.11 频率累加存放模块封装总图4.3.1 12位累加器子模块图4.12 12位累加器封装图输入为模16计数器产生的4位频率控制字，输出为累加后得到的12位数据。具体程序如下：4.3.2 12位存放器子模块图4.13 12位存放器封装图存放器本质上是D触发器，所以在程序使用D触发器的设计原理，对输入信号，延迟一个时钟周期后输出。具体程序如下：4.4 相位预置与调节模块图4.14 相位预置与调节电路封装图4.5 相位累加与存放模块图4.15 相位累加存放模块封装总图4.5.1 12位累加器子模块图4.16 12位累加器模块封装图相位累加器与频率累加器的不同在于，相位累加器将输入的4位控制字与输出信号的高四位进展累加，以期在示波器上获得较好的相位移动效果。在程序设计中，运用“&运算符，连接4位相位控制字与8个“0，获得12位的累加输入数据。具体程序如下：4.5.2 12位存放器子模块同3.4.2 。4.6 sin波形存储模块sin波形存储模块由一个sin的ROM与10位存放器两个子模块构成。正弦查找表 ROM 是 DDS 最关键的局部，设计时首先需对正弦函数进展离散采样，接着将采样的结果放到 ROM 模块的对应存储单元中，每一位地址对应一个数值，输出为 10 位。ROM 中必须包含完整的正弦采样值，此设计采样4096个点。图4.17 sin波形存储模块封装总图4.6.1 sin_rom子模块首先，我们运用Matlab对sin函数进展离散取样，取样点为4096个点取样结果存在Excel中，粘贴入.mif文件中，如如下图所示：图4.19 sin_rom封装图4.6.2 10位存放器子模块图4.20 10位存放器封装图使用D触发器编程思想，对输入延迟一个时钟周期再输出。具体程序如下：4.7 余弦波、方波、三角波、锯齿波波形选择模块图4.21 余弦波、方波、三角波、锯齿波波形选择模块封装总图4.7.1 cos_rom、rect_rom、square_rom、sawtooth_rom波形存储子模块余弦，锯齿，三角，方波的 ROM 制作同上，只需改动 EXCEL 中的公式产生需要的幅值大小。生成.mif文件如下：4.7.2 波形4选1输出子模块图4.23 波形4选1输出子模块封装图余弦波、三角波、锯齿波、方波四种波形，通过示波器端口二输人，因此需要编一个四选一数据选择器。通过select_0与select_1的组合，选择输出波形。00时，输出余弦波；01时，输出三角波；10时，输出方波；11时，输出锯齿波。具体程序如下：4.7.3 10位存放器子模块见3.7.2。4.8 测频与译码显示模块由于译码显示电路在数字钟试验中已做过，本实验直接用上次的模块，故测频与译码显示模块采用连线画图实现。Freq_03.0、Freq_13.0为频率控制字输入，phase_03.0与phase_13.0为相位控制字输入，分别接入译码显示电路。使最终8个7段数码管，高2位显示相位控制字，其后两位显示频率控制字，低四位显示当前波形的频率。图4.24 测频与译码显示模块封装总图4.8.1 10进制计数器子模块图4.25 10进制计数器子模块封装图内部电路连接图如下：图4.26 10进制计数器子模块内部连接图4.8.2 测频子模块测频就是计算1秒钟内脉冲的个数。我们利用计数器和锁存器实现这一功能。由于累加器以频率控制字K为间隔，从0到4096计数，当累加满量时就会产生一次溢出，完成一次周期性的动作，这个周期也就是DDS信号的一个频率周期，故将的累加器的最高位add11作为测频电路计数器的脉冲。将1HZ的时钟信号二分频，得到0.5Hz。将0.5Hz脉冲送入锁存器的时钟端，0.5Hz反相延时后的脉冲送入计数器的清零端。这样就使计数器在2s的脉冲周期内，1s内清零，1s内计数。由于锁存器的脉冲和计数器的脉冲是反相的，且有一定的延时，所以当锁存器有效脉冲来到时，计数器是清零状态，锁存器就锁存前1s内计数器的计数信号。这样就完成了1s内的脉冲计数，再将锁存器的输出送入译码显示电路，就可以在数码管上显示波形频率了。图4.27 10测频子模块封装图图4.28 10测频子模块内部电路图4.8.3 译码显示子模块图4.29 10译码显示子模块封装图图4.30 10译码显示子模块内部连接图仿真结果：图4.31 10译码显示子模块仿真图4.9 AM调制模块AM 即标准调制信号，除了来自消息的基带信号外，还包含了直流信号，它是调制后输出信号既含载波分量又含有边带分量的标准调幅信号。在标准幅度调制器(AM)中，设载波信号为：，调制信号为：，如此标准调幅波信号为：。本文在具体实现中，将其分为载波产生子模块、调制波相关加法乘法模块、载波乘法模块、已调波与调制波二选一选择输出模块共4个子模块实现，其总的连接图如下：图4.32 AM调制封装总图4.9.1 载波产生子模块载波产生模块套用了之前的sin函数产生模块，仅仅将变化的频率控制字固定了，使产生频率稳定的高频载波。此处为使载波达到最大频率，在编程中将频率控制字置为“1111。图4.33 载波产生封装总图图4.34 载波产生内部连接图图4.35 载波频率控制模块封装图具体程序如下：4.9.2 调制波乘法与加法子模块图4.36 调制波乘法与加法子模块封装图此处在编程中采用有符号数的运算，USE ieee.std_logic_signed.ALL。事实上，编程中完成了乘法与加法两个运算。N3.0为由模16计数器输入的15倍调幅度，即*15，x_modulation为10位调制波输入端。程序中先对调制波-511，使其均匀分布在正负两端，然后由输入调制波乘以调幅度，再除以15进展归一化处理。具体程序如下：4.9.3 载波乘法子模块此处，直接将10位载波与处理过后的调制波相乘，需要注意的是，处理过的调制波有14位，相乘最大可得到24位。我们去输出res23.0的高10位输出，这样能大致反响已调波的波形。具体程序如下：4.9.4 已调波与调制波二选一显示子模块取已调波的高十位与调制波作为输入信号，在AM调制关的时候输出调制信号，在AM调制开的时候，输出已调波。图4.38 已调波与调制波二选一显示子模块封装图具体程序如下：5 DDS调试仿真与下载5.1 DDS仿真在下载运行前，我们对DDS全程序进展计算机仿真。由于我们无法在计算机实现48M分频，所以我们手动为1HZ、0.5HZ等分频得到的信号置相应的频率值。进展计算机仿真，我们得到输出的OUT1与OUT2两路结果。图5.3 DDS总电路仿真图对OUT的输出结果进展如下操作：可得到输出的波形如下：5.2 AM调制仿真同上，对AM调制进展计算机仿真，得到如如下图：图5.5 AM调制仿真图5.3 DDS管脚设定与下载运行1 在主菜单 Assignments 中选择 Device 项，在弹出的对话框中选择相应的器件 EP1C12Q240C8。2 在主菜单 Assignments 选“Pins，打开平面布置图编辑器窗口，将设计的电路图中的各输入输出锁定在相应的管脚上。具体管脚号参见课程设计参考资料附录1。图5.6 管脚设定图3 在主菜单项选择 FileSave 保存文件，再次编译项目，生成.sof 文件，以用于下载。4 在主菜单 Tools 选 Programmer，在弹出的对话框中单击 start，即可完成下载。5 要注意在实验的不同阶段，系统板上各短路帽、跳线帽的插拔与否。6 DDS示波器结果显示图6.2 余弦波示波器输出图图6.3 三角波示波器输出图图6.4 方波示波器输出图图6.5 锯齿波示波器输出图图6.8 AM调制信号示波器输出图7 DDS使用说明书KEY功能详细说明KEY1频率控制字清零0频率控制字正常1频率控制字清零KEY2频率控制字保持0频率控制字从0-15变化1频率控制字暂停KEY3相位控制字清零0相位控制字正常1相位控制字清零KEY4相位控制字保持0相位控制字从0-15变化1相位控制字暂停KEY5AM调制开关0AM调制关1AM调制开KEY6调幅度控制AM关0AM开0调幅度从0-1以1/16递增11调幅度暂停KEY7波形选择键A0输出余弦波0输出已调波1输出三角波1KEY8波形选择键B0输出方波01输出锯齿波18 结论本文使用DDS的方法设计一个任意频率的正弦信号发生器，具有频率控制、相位控制、测频、切换波形，动态显示以与使能开关等功能，并增加了AM调制功能。利用QuartusII7.0完成设计、仿真等工作。并利用Altera公司开发的Cyclone III系列EP3C25F324C8实验箱实现电路，用示波器观察输出波形。8.1 论文工作总结本次实验做得比拟顺利，根本全程使用VHDL语言完成电路设计。在AM调制局部遇到了一些原理方面的问题，通过查阅资料和向教师请教也都得到了圆满的解决。另外，实验中还遇到其他小问题，其解决过程如下：1主体sin函数波形一开始没有显示出来，后来查阅电路发现是输出的DA1_MODE和DA2_MODE没有赋值。2正弦输出的波形有毛刺。在与同学交流后，我在电路中每次累加后加了存放器，延缓输出，最终消除毛刺，达到输出正弦波形的目的。4AM调制时，没有进展归一化处理，且一开始编程用的是无符号数运算，导致程序结果不对。请教教师后，对调制度进展归一化处理，即同乘以15。8.2 论文工作展望对于DDS直接数字频率合成器问题，尚有很多地方值得研究，由于时间和水平有限，本课题涉猎有限。作者认为以下一些问题也值得研究：（一） 在实验中，VHDL语言设计与图形设计结合的时候会出现不能理解的问题，且仿真结果与实验平台示波器结果不一致。我们需要进一步研究实验平台的机理，改良仿真算法。（二） AM调制后可以考虑在做一下解调电路。可考虑使用包络检波，不知道实验平台上有没有适宜的电阻电容可供选择。三对SIN的采样点共有4096个，而SIN函数本身具有对称性，完全可以考虑通过1024个采样点或者更少的512个采样点恢复出SIN函数波形。本文由于时间关系，未给出实现。致 谢文中*标出的图3.1、图3.2、图3.3系引用自09级电光学院的周婷婷同学的同名论文，在此感谢！两周的实验，尽管身体上精疲力尽，然而我心里却是非常开心。两周里，我自学了VHDL语言，自己研究电路设计思路，与同学探讨交流，解决不了的问题向教师请教，最终完成了DDS和数字钟两个电子线路课程设计项目，学而有所悟、有所获，不亦悦呼！最后，一并感谢与我一起做实验的所有同学，感谢你们的陪伴，这是我们一同进步的记忆。参考文献