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第6章时序逻辑电路,6.1时序逻辑电路概述,6.2时序逻辑电路的分析,6.3同步时序逻辑电路的设计,6.4计数器,6.5寄存器,6.6顺序脉冲发生器,6.7序列信号发生器,6.1时序逻辑电路概述,6.1.1时序逻辑电路特点,6.1.2时序逻辑电路分类,6.1.3时序电路逻辑功能表示方法,6.1.1时序逻辑电路特点,组合逻辑电路,时序逻辑电路,逻辑电路,组合逻辑电路的输出只与当时的输入有关，而与电路以前的状态无关,时序逻辑电路在任何时刻电路产生的稳定输出信号不仅与该时刻电路的输入信号有关，而且还与电路过去的状态有关,特点,特点,串行加法器,时序逻辑电路结构,输出方程,驱动方程,时序逻辑电路表达式,状态方程,6.1.2时序逻辑电路分类,同步时序电路,异步时序电路,分类,根据输出信号的特点,米利（Mealy）型,穆尔（Moore）型,6.1.3时序电路逻辑功能表示方法,（1）状态表,状态表：在时序电路中状态转换关系用表格方式表示,例6-1：用状态表来表示图6-3所示米利型时序电路,图6-3所示米利型时序电路状态表,例6-2：用状态表来表示图6-4所示穆尔型时序电路,图6-4所示穆尔型时序电路状态表,（2）状态图,状态图：在在时序逻辑电路中状态转换关系用图形方式表示,6.2时序逻辑电路的分析,6.2.1同步时序逻辑电路分析,6.2.2异步时序逻辑电路分析,同步时序电路分析的一般步骤：,从给定的逻辑电路图中写出各触发器的驱动方程将驱动方程代入相应触发器的特性方程，得到各触发器的状态方程（又称为次态方程），从而得到由这些状态方程组成的整个时序电路的状态方程组根据逻辑电路图写出输出方程根据状态方程、输出方程列出电路的状态表，画出状态图对电路可用文字概括其功能，也可做出时序图或波形图,6.2.1同步时序逻辑电路分析,例6-3：分析如图6-8所示时序逻辑电路,解：,（1）由给定电路图写出驱动方程驱动方程：,（2）将驱动方程代入相应触发器的特性方程，求各触发器的状态方程,（3）根据逻辑电路图写出输出方程为,（4）为便于画出电路的状态图，由状态方程和输出方程列出状态表，如表6-3所示,根据表6-3可以画出对应的状态图，如图6-9所示,表6-3,（5）得出电路的时序波形如图6-10所示,例6-4：时序电路如图6-11所示，试分析其功能,解：,驱动方程：,状态方程：,表6-4例6-4电路的状态表：,其时序波形如图6-13所示,6.2.2异步时序逻辑电路分析,例6-5：已知异步时序电路的逻辑图如图6-14所示，试分析其功能,解：,驱动方程：,状态方程：,表6-5例6-5电路的状态表：,6.3同步时序逻辑电路的设计,6.3.1建立原始状态表,6.3.2状态表的化简,6.3.3状态分配,6.3.4求驱动方程和输出方程,（1）根据逻辑问题的文字描述，建立原始状态表。进行这一步时，可借助原始状态图，再构成原始状态表（2）采用状态化简方法，将原始状态表化为最简状态表（3）在得到简化的状态图后，要对每一个状态指定1组二进制代码，称为状态分配（或状态编码）（4）选定触发器类型。根据编码后的状态表及触发器的特性方程，求得电路的输出方程和各触发器的驱动方程（5）根据驱动方程和输出方程画出所要求的逻辑图（6）检查电路能否自启动，如不能自启动，则需采取措施加以解决,同步时序电路设计步骤：,根据文字描述的设计要求，先假定一个初始状态，从初始状态开始，每加入一个输入，就可以确定一个次态（该次态可能是现态本身，也可以是另一个状态，或者是新增加的一个状态）和输出。这个过程一直到每个现态向其次态的转换都已经考虑，并且不再增加新的状态为止。,画原始状态图的一般过程：,6.3.1建立原始状态表,例6-6：试列出一个5进制的加1和加2计数器的状态表,解：,对于5进制计数器应有5个独立状态，用S0S4分别表示十进制数的04。计数器既可加1计数，又可加2计数，故要设置控制信号x。设x=0时，做加1计数；x=1时，做加2计数。y为输出，表示计满5个脉冲。由此，可以直接画出图6-17所示的状态图及表6-6所示的状态表。,表6-6例6-6的状态表,例6-7：设计一个串行数据检测器，该电路具有一个输入端x和一个输出端y。输入为一连串随机信号，当出现连续3个或3个以上的1时，输出为1，其它输入情况输出为0。例如输入序列101100111011110输出序列000000001000110,解：,设电路在没有输入1以前的初始状态为A，当第一次输入1时，电路由状态A转入状态B，输出0；连续输入两个1时，电路由状态B转入C，并输出0；第三个信号继续输入1时，电路由状态C转入D，并输出1；此后若电路继续输入1，电路仍停留在状态D，并输出1。当输入一个0时，不管当前电路处于何种状态，电路都将回到初始状态A，电路重新记录连续输入1的个数。,根据上面的分析可得检测器的原始状态图如图6-18所示和状态表如表6-7所示。,表6-7例6-7的状态表,6.3.2状态表的化简,完全定义机（或完全描述时序机）状态表,另一种是不完全定义机（或不完全描述时序机）状态表,状态表分类,一、完全定义机状态表的化简,（1）等价的概念,等价状态：设qa和qb是时序电路状态表的两个状态，如果从qa和qb开始，任何加到时序电路上的输入序列均产生相同的输出序列，则称状态qa和qb是等价状态或等价状态对，并记为（qa,qb）或qa,qb。等价状态可以合并。等价状态的传递性：若状态qa和qb等价，状态qb和qc等价，则状态qa和qc也等价，记为。等价类：彼此等价状态集合，称为等价类。如若有（qa,qb）和（qb,qc），则有等价类（qa,qb,qc）。最大等价类：若一个等价类不是任何别的等价类的子集，则此等价类称为最大等价类。,根据上述定义，可以把两个状态合并为一个状态的条件归纳为两点：第一：在各种输入取值下，它们的输出完全相同。第二：在满足第一个条件的前提下，它们的次态满足下列情况之一，即两个次态完全相同；两个次态为其现态本身或交错；两个次态的某一后继状态可以合并；两个次态为状态对循环中的一个状态对。上述两个条件必须同时满足，而第一个条件是状态合并的必要条件。,（2）化简方法隐含表法,隐含表法又称为表格法，它是一种有规律的方法。它的基本思想是：首先对原始状态表中的所有状态都进行两两比较，找出等价对；然后利用等价状态的传递性，得到等价类，最大等价类；最后建立最小化状态表。画隐含表。顺序比较。关联比较。找最大等价类，作最简状态表。注意：不与其它任何状态等价的单个状态也是一个最大等价类。,例6-8：化简表6-8所给出的原始状态表。,解：,表6-8例6-8的原始状态表,画隐含表，如图6-20所示。顺序比较。,关联比较，隐含表中考察状态对AB，若要AB等价，就需要BC等价。但隐含表中BC不等价，因此AB也不等价。同理，BD也不等价，即列最大等价类。由关联比较结果，可得最大等价类为（A,D）,(B),(C)。令，得最简状态表如表6-9所示。,表6-9例6-8的最简状态表,例6-9：化简表6-10所给出的原始状态表,表6-10例6-9的原始状态表,解：,画隐含表，如图6-21所示。顺序比较。关联比较。分析结果用图6-22（a）所示的连锁关系来表示。,找最大等价类，作最简状态表。由隐含表查得等价对为(A,F),(B,C),(B,H),(C,H)根据等价状态的传递性，得最大等价类(A,F),(B,C,H),(D),(E),(G)，得最简状态表如表6-11所示。,表6-11例6-9的最简状态表,二、不完全定义机状态表的化简,（1）相容的概念,相容状态：设A和B是时序电路状态表中的两个状态，如果从A和B开始，任何加到时序电路上的有效输入序列均产生相同的输出序列（除不确定的那些位外），则状态A和B是相容的，记作（A，B）。相容状态可合并。注意：相容没有传递性。例如状态A和B相容，状态B和C相容，则状态A不一定和C相容。相容类：所有状态之间都是两两相容的状态集合。最大相容类：若一个相容类不是其他任何相容类的子集时，则称此相容类为最大相容类。,（2）化简方法找相容状态对,画隐含表，找相容状态对。画合并图，找最大相容类。作最简状态表。从上一步求得的最大相容类（或相容类）中选出一组能覆盖原始状态表全部状态的个数最少的相容类，这一组相容类必须满足如下三个条件：覆盖性、最小性、闭合性。同时具有覆盖、最小、闭合3个条件的相容类集合，就组成了最简状态表。,例6-10：化简表6-12所列的原始状态表,表6-12例6-10的原始状态表,画隐含表，找相容状态对。隐含表如图6-23所示。由隐含表可得相容类有（q1,q2）,(q1,q3),(q1,q4),(q1,q5),(q2,q3),(q3,q4),(q4,q5)画合并图，找最大相容类。状态合并图如图6-24所示，由合并图可找出最大相容类有(q1,q2,q3),(q1,q3,q4),(q1,q4,q5)作最简状态表。根据所得的最大相容类和原始状态表（表6-12）作覆盖闭合表，如表6-13所列。,解：,表6-13覆盖闭合表一,表6-14覆盖闭合表二,表6-15覆盖闭合表三,表6-16最简状态表,6.3.3状态分配,所谓状态分配，就是给最简状态表中的每个符号所表示的状态，指定一个二进制代码，形成二进制状态表。一般情况下，采用的状态编码方案不同，所得到的输出方程和驱动方程也不同，从而设计出来的电路复杂程度也不同。因此，状态分配的主要任务是：（1）根据最简状态表给定的状态数，确定所需触发器的数目；（2）寻找一种最佳的或接近最佳的状态分配方案，使所设计的时序电路最简单。,状态分配原则如下：（1）在相同输入条件下，次态相同，现态应给于相邻编码。（2）在不同输入条件下，同一现态，次态应相邻编码。（3）输出完全相同，两个现态应相邻编码。,例6-11：对表6-17所示的最简状态表进行状态分配,表6-17例6-11状态表,解：,状态表中共有4个状态，选用两个触发器Q1和Q0。根据状态分配原则（1）：AB，AC应相邻编码；根据原则（2）：CD，AC，BD，AB应相邻编码；根据原则（3）：AB，AC，BC应相邻编码。综合上述要求，AB，AC应给予相邻编码，这是3条原则都要求的。用卡诺图表示上述相邻要求的状态分配方案，如图6-25所示。由该图可得状态编码为：A=00，B=01，C=10，D=11，将上述编码代入表6-17的最简状态表，就得到表6-18所示的二进制状态表。当然，上述分配方案不是唯一的。,表6-18例6-11的二进制状态表,6.3.4求驱动方程和输出方程,步骤：（1）根据二进制状态表（或状态图）写出电路的次态方程和输出方程。（2）根据选定的触发器类型，转换电路次态方程，将其转换成与选定触发器特性方程相同的形式。（3）将转换后的电路次态方程与触发器特性方程比较，即可得驱动方程。,例6-12：进一步完成例6-7的“111”串行数据检测器的设计,表6-19例6-12的原始状态表,表6-20例6-12的最简状态表,JK触发器的特性方程为,由图6-28的卡诺图求得,将上式与JK触发器的特性方程相比较得驱动方程,输出方程由卡诺图得,例6-13：设计一个自动售饮料机的逻辑电路，它的投币口每次只能投入一枚五角或一元的硬币。投入一元五角硬币后机器自动给出一杯饮料；投入两元（两枚一元）硬币后，在给出饮料的同时找回一枚五角的硬币。,解：,设投币信号为输入逻辑变量。投入一枚一元硬币用A=1表示，未投入时A=0；投入一枚五角硬币用B=1表示，未投入时B=0。给出饮料和找钱为两个输出变量，分别以Y、Z表示。给出饮料时Y=1，不给时Y=0；找回一枚五角硬币时Z=1，不找时Z=0。,表6-21例6-13的状态表,若电路选用D触发器，则从图6-33所示的卡诺图可写出电路的状态方程、驱动方程和输出方程分别为,例6-14：用JK触发器设计模6计数器,解：,由于，所以模6计数器应该由三级触发器组成。三级触发器有8种状态，从中选6种状态，方案很多。我们按图6-36方案选取，其状态表如表6-22所示。表中C为进位。,表6-22例6-14的状态表,选用JK触发器，得到各级触发器的状态方程、驱动方程和进位输出方程为,为了使电路具有自启动能力，可以修改状态转换关系，即切断无效循环，引入有效的计数循环序列。我们切断的转换关系，强迫它进入110状态。根据新的状态转换关系，重新设计。由于和的转换关系没变，只有改变了，故只要重新设计Q3级即可，如图6-40所示重画的卡诺图，得Q3级的状态方程和驱动方程,6.4计数器,6.4.1二进制计数器,6.4.2十进制计数器,6.4.3中规模集成计数器应用,6.4计数器,对输入脉冲进行计数的时序逻辑电路称为计数器。计数器的分类：（1）按计数器中进位模数（2）按触发器是否同步翻转（3）按计数增减趋势,二进制计数器,十进制计数器,任意进制计数器,同步计数器,异步计数器,加法计数器,减法计数器,可逆计数器,6.4.1二进制计数器,二进制同步计数器,状态图,选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。,时钟方程：,输出方程：,（1）二进制同步加法计数器,确定激励函数的次态卡诺图：,状态方程：,与JK触发器的特性方程比较，得驱动方程：,推广到n位二进制同步加法计数器,驱动方程,输出方程,电路图,时序图,（2）二进制同步减法计数器,状态图,电路图,时序图,每当CP下降沿到来，翻转一次；当时，CP下降沿到来翻转；当时，CP下降沿到来翻转。,推广到n位二进制同步减法计数器,输出方程,（3）二进制同步可逆计数器,设用表示加减控制信号，且时作加法计数，时作减法计数，可得到3位二进制同步可逆计数器的驱动方程如下：,输出方程：,电路图,2.二进制异步计数器,（1）二进制异步加法计数器,状态图,选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。,输出方程：,时序图,每当CP下降沿到达时，Q0翻转；当Q0由1变0时，Q1翻转；当Q1由1变0时，Q2翻转。,时钟方程：,驱动方程,电路图,（2）二进制异步减法计数器,状态图,选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。,输出方程：,时序图,每当CP下降沿到达时，Q0翻转；当Q0由0变1时，Q1翻转；当Q1由0变1时，Q2翻转。,时钟方程：,电路图,二进制异步计数器级间连接规律,6.4.2十进制计数器,常见的十进制计数器是按照8421BCD码进行计数的电路。1.十进制同步计数器,状态图,状态方程,驱动方程,输出方程,2.十进制异步计数器,6.4.3中规模集成计数器应用,常用TTL型MSI计数器,1.4位二进制同步计数器74LS161,CP是输入计数脉冲，RD是清零端，LD是预置端，EP和ET是工作状态控制端，D0D3是并行输入数据端，是进位信号输出端，Q0Q3是计数器状态输出端，其中为Q3最高位。,74LS161是4位二进制(模16=24)同步计数器，具有计数、保持、预置、清0功能。,CP为计数脉冲输入端，上升沿有效。RD为异步清零端，低电平有效；LD为同步预置端，低电平有效；EP和ET是工作状态控制端，高电平有效，当RD=LD=1时，若EPET=1，在CP作用下计数器进行加法计数；当RD=LD=1时，若EPET=0，计数器处于保持状态。,例6-15用74161实现七进制计数器。,（1）异步清0法,（2）同步置数法,同步置0法(前7个状态计数)置数法(后7个状态计数)中间任意7个状态计数。,2.4位二进制可逆计数器74LS169,74LS169的特点如下：(1)该器件为加减控制型的可逆计数器，U/D=1时进行加法计数，U/D=0时进行减法计数。模为16，时钟上升沿触发。(2)LD为同步预置控制端，低电平有效。(3)没有清0端，因此清0靠预置来实现。(4)进位和借位输出都从同一输出端CO输出。当加法计数进入1111后，CO端有负脉冲输出，当减法计数进入0000后，CO端有负脉冲输出。输出的负脉冲与时钟上升沿同步，宽度为一个时钟周期。(5)EP、ET为计数允许端，低电平有效。只有当LD=1，P=T=0，在CP作用下计数器才能正常工作，否则保持原状态不变。,3.十进制同步计数器74LS160,和4位二进制同步计数器74LS161类似，74LS160也有清零和预置功能。74LS160和74LS161的逻辑功能几乎相同，两者的引脚排列图也相同。区别在于，74LS161是十六进制，而74LS160是十进制。,例6-16用两片十进制同步计数器74LS160实现一百进制计数器。,解将两片74LS160连接成百进制计数器，有并行进位和串行进位两种方式。,以第（1）片的进位输出C作为第（2）片的EP和ET输入，每当第（1）片状态为1001时，进位输出CO=1。等到下个CP信号到达，第（2）片的EP=ET=1，为计数状态，计入1。由于第（1）片的EP和ET恒为1，始终处于计数状态，故第（1）片状态返回0000，此时进位输出CO=0。,两片74LS160的EP和ET都接入1，工作在计数状态。第（1）片每计为1001时，C端输出高电平，经反相器后，第（2）片的CP为低电平。下一个计数脉冲到来后，第（1）片变成0000状态，C端返回低电平，经反相器给第（2）片的CLK一个上升沿，于是第（2）片计入1。,4.十进制异步计数器74LS90,74LS90是二五十进制异步计数器。它包含两个独立的下降沿触发的计数器，即模2(二进制)和模5(五进制)计数器；异步清0端R01、R02和异步置9端S91、S92均为高电平有效。,当R01R02=1，S91S92=0时，异步清零；当S91S92=1时，异步置9；当R01R02=0，S91S92=0时，计数：当计数脉冲从CP1输入，CP2不加信号时，QA端输出2分频信号，即实现二进制计数。当CP1不加信号，计数脉冲从CP2输入时，QD、QC、QB实现五进制计数。实现十进制计数有两种接法。,图6-65（a）是8421BCD码接法，先模2计数，后模5计数，由QD、QC、QB、QA输出8421BCD码，最高位QD作进位输出。图6-65（b）是5421BCD码接法，先模5计数，后模2计数，由QA、QD、QC、QB输出5421BCD码，最高位QA作进位输出。,如果要求实现的模M超过单片计数器的计数范围时，必须将多片计数器级联，才能实现模M计数器。常用的方法有两种：（1）将模M分解为M=M1M2Mn，用n片计数器分别组成模值为M1、M2、Mn的计数器，然后再将它们异步级联组成模M计数器。（2）先将n片计数器级联组成最大计数值NM的计数器，然后采用整体清0或整体置数的方法实现模M计数器。,例6-17用74LS90实现模54计数器。解因一片74LS90的最大计数值为10，故实现模54计数器需要用两片74LS90.（1）模分解法可将M分解为54=69，用两片74LS90分别组成8421BCD码模6、模9计数器，然后级联组成M=54计数器，其逻辑图如图6-66(a)所示。图中，模6计数器的进位信号应从QC输出。（2）整体清0法先将两片74LS90用8421BCD码接法构成模100计数器，然后加译码反馈电路构成模54计数器。逻辑图如图6-66(b)所示。,6.5寄存器,6.5.1基本寄存器6.5.2移位寄存器6.5.3移位寄存器型计数器,寄存器用于存储数据，是由一组具有存储功能的触发器构成的。一个触发器可以存储1位二进制数，要存储n位二进制数需要n个触发器。无论是电平触发的触发器还是边沿触发的触发器都可以组成寄存器。按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两类。基本寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器具有数据移位功能，在一位脉冲作用下，存储在寄存器中的数据可以依次逐位右移或左移。数据输入输出方式有并行输入并行输出、串行输入串行输出、并行输入串行输出、串行输入并行输出四种。,6.5.1基本寄存器,图6-67是用边沿D触发器组成的4位寄存器74LS175。D0D3是并行数据输入端，Q0Q3是并行数据输出端，RD是清零端，CP是时钟控制端。,表6-31基本寄存器74LS175的逻辑功能表,基本寄存器中的触发器只具有置1和置0功能，因此，用基本触发器、同步触发器、主从触发器和边沿触发器实现均可。,移位寄存器不仅具有存储功能，而且存储的数据能够在时钟脉冲控制下逐位左移或者右移。根据移位方式的不同，移位寄存器分为单向移位寄存器和双向移位寄存器两大类。,6.5.2移位寄存器,以右移寄存器为例，当CP上升沿到来，串行输入端Di送数据入FF0中，FF1FF3接受各自左边触发器的状态，即FF0FF2的数据依次向右移动一位。经过4个时钟信号作用，4个数据被串行送入到寄存器的4个触发器中，此后可从Q0Q3获得4位并行输出，实现串并转换。再经过4个时钟信号的作用，存储在FF0FF3的数据依次从串行输出端Q3移出，实现并串转换。,单向移位寄存器单向移位寄存器分为左移寄存器和右移寄存器。,单向移位寄存器的特点如下：（1）在时钟脉冲CP的作用下，单向移位寄存器中的数据可以依次左移或右移。（2）n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完成串行输入工作，并从Q0Qn-1并行输出端获得n位二进制代码，再经n个CP脉冲即可实现串行输出工作。（3）若串行输入端连续输入n个0，在n个CP脉冲周期后，寄存器被清零。,2.双向移位寄存器,常用的中规模集成芯片有74LS194，它除了具有左移、右移功能之外，还具有并行数据输入和在时钟信号到达时保持原来状态不变等功能。,D0D3是并行数据输入端，Q0Q3是并行数据输出端，DIR是右移串行数据输入端，DIL是左移串行数据输入端，RD是异步清零端，低电平有效。S1、S0是工作方式选择端，其选择功能是：S1S0=00为状态保持，S1S0=01为右移，S1S0=10为左移，S1S0=11为并行送数。,例6-18用74LS194组成串行输入转换为并行输出的电路。,解串行数据d6d0从DIR端输入（d0先入），并行数据从Q1Q7输出，表示转换结束的标志码0加在第（1）片的D0端，其它并行输入端接1。清0启动后，Q8=0，因此，第1个CP使74LS194完成预置操作，将并行输入的数据01111111送入Q1Q8。此时由于Q8=1，S1S0=01，故以后的CP均实现右移操作，经过七次右移后，七位串行码全部移入寄存器。此时Q8=0，表示转换结束，从寄存器读出并行数据Q1Q7=d6d0。由于Q8=0，S1S0再次等于11，第9个脉冲到来使移位寄存器置数，并重复上述过程。,6.5.2移位寄存器型计数器,所谓移位寄存器型计数器，就是以移位寄存器为主体构成的同步计数器.根据进位模数不同，可将移位寄存器型计数器分为两类，即环型计数器和扭环型计数器。,1.环型计数器,n位环型计数器由n位移位寄存器组成，其反馈逻辑方程为D0=Qn。图6-71是由74LS194构成的四位环型计数器，其输入方程为DIR=Q3，每当时钟脉冲CP到来，寄存器里的数据将循环右移。,四位环型计数器是一个模计数器，不具有自启动能力。,环型计数器的特点是结构简单，其进位模数与移位寄存器的触发器数目相等。在有效循环的每个状态只包含一个1(或0)，可以直接用环型计数器的输出作为状态输出信号或节拍信号，不需要另加译码电路。缺点是状态利用率低，无自启动能力，n位移存器只能构成M=n的计数器，有(2n-n)个无效状态。,2.扭环型计数器（又称约翰逊计数器）,为了提高环型计数器的电路状态利用率，在不改变移位寄存器内部结构的前提下，通过对反馈逻辑电路的修改，得到扭环型计数器。其反馈逻辑方程为DIR=Q3。,四位扭环型计数器是一个模8计数器，不具有自启动能力。,扭环型计数器的特点是进位模数为移位寄存器触发器数目的两倍，即n位移存器可以构成M=2n计数器，无效状态为(2n-2n)个。扭环型计数器的状态按循环码的规律变化，即相邻状态之间仅有一位代码不同，因而不会产生竞争、冒险现象。,扭环型计数器可以获得模为偶数的计数器，或者偶数分频器，若要获得奇数分频器，比如：三分频电路，其反馈函数应为F=Q0Q1；五分频电路的反馈函数应为F=Q1Q2；七分频电路的反馈函数应为F=Q2Q3。总结规律，奇数分频器的反馈函数应为F=QmQm+1。,例6-1974LS194电路如图6-75所示，列出该电路的状态迁移表，并指出其功能。,解状态迁移关系如表6-35所示，由状态迁移关系可以看出，该电路为15分频电路。除0000状态外，其它状态均出现过。,6.6顺序脉冲发生器,在数字电路中，能产生一组在时间上有一定先后顺序的脉冲信号的电路称为顺序脉冲发生器，也称节拍脉冲发生器。按电路结构不同，顺序脉冲发生器可以分成移位型和计数型两大类。,1.移位型顺序脉冲发生器,顺序脉冲发生器可以用移位寄存器构成。图6-76（a）所示是由4位环形计数器构成的4输出顺序脉冲发生器。由图6-76（b）可见，当CP时钟脉冲不断到来时，Q0Q3端将依次输出正脉冲，顺序脉冲的宽度为CP的一个周期。,2.计数型顺序脉冲发生器,图6-77所示电路是一个能循环输出4个脉冲的顺序脉冲发生器，图中的两个JK触发器组成2位二进制计数器，4个与门组成2线-4线译码器。RD是异步清零端，CP是输入计数脉冲，Y0Y3是四个顺序脉冲输出端。,输出方程：,状态方程：,3.用MSI构成顺序脉冲发生器,把集成计数器74LS161和3线-8线译码器74LS138结合起来，可以构成8输出的MSI顺序脉冲发生器。,6.7序列信号发生器,序列信号发生器是能够产生一组特定的串行数字信号的电路，它可以用移位寄存器或计数器实现。序列信号的种类很多，按照序列循环长度M和触发器数目n的关系一般可分为三种：1.最大循环长度序列码，M=2n。2.最长线性序列码(m序列码)，M=2n-1。3.任意循环长度序列码，M2n。,常见的序列信号发生器使用计数器和数据选择器组成。例如，需要产生一个8位的序列信号11010001，则可用一个八进制计数器和一个8选1数据选择器组成，其中八进制计数器用74LS161实现。,构成序列信号发生器的另一种常见方法是采用带反馈逻辑电路的移位寄存器。它由移位寄存器和组合反馈网络组成，从移存器的某一输出端可以得到周期性的序列码。其设计按以下步骤进行：（1）根据给定序列信号的循环长度M，确定移存器位数n，2n-1M2n。（2）确定移位寄存器的M个独立状态。将给定的序列码按照移位规律每n位一组，划分为M个状态。若M个状态中出现重复现象，则应增加移存器位数。用n+1位再重复上述过程，直到划分为M个独立状态为止。（3）根据M个不同状态列出移存器的态序表和反馈函数表，求出反馈函数F的表达式。（4）检查自启动性能。（5）画逻辑图,例6-20设计一个产生100111序列的反馈移位型序列信号发生器。,（3）列状态转换表和反馈激励函数表，求反馈函数F的表达式。首先列出态序表，然后根据每一状态所需要的移位输入即反馈输入信号，列出反馈激励函数表如表6-37所示。,解（1）确定移存器位数n。因M=6，故n3。（2）确定移存器的六个独立状态。将序列码100111按照移位规律每三位一组，划分六个状态为100、001、011、111、111、110。其中状态111重复出现，故取n=4，并重新划分六个独立状态为1001、0011、0111、1111、1110、1100。因此确定n=4，用一片74LS194即可。,(4)检查自启动性能。,（5）画逻辑电路。,
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