资源描述
第第6章章 时序逻辑电路时序逻辑电路 第第6章章 时序逻辑电路时序逻辑电路 6.1 时序逻辑电路的分析时序逻辑电路的分析 6.2 时序逻辑电路的设计时序逻辑电路的设计第第6章章 时序逻辑电路时序逻辑电路 6.2 时序逻辑电路的设计时序逻辑电路的设计 6.2.1同步时序逻辑电路的设计同步时序电路设计的一个特点是无需给每个触发器确定时钟信号,各个触发器的时钟输入端都同外加时钟信号连接。同步时序电路设计的一般步骤如下:状态化简:若两个电路状态在相同的输入下有相同的输出，并转向同一个次态，则称为等价状态；等价状态可以合并。第第6章章 时序逻辑电路时序逻辑电路 （1）分析逻辑功能要求,画符号状态转换图。（2）进行状态化简。（3）确定触发器的数目,进行状态分配，画状态转换图。（4）选定触发器的类型,求出各个触发器驱动信号和电路输出的方程。（5）检查电路能否自启动。如不能自启动,则进行修改。（6）画逻辑图并实现电路。第第6章章 时序逻辑电路时序逻辑电路 表620例6.5的状态转换和驱动真值表第第6章章 时序逻辑电路时序逻辑电路 图643例6.5的状态转换图第第6章章 时序逻辑电路时序逻辑电路 【例6.5】用下降沿动作的JK触发器设计一个同步时序逻辑电路,要求其状态转换图如图643所示。解:在本例中,给出了编码后的状态转换图,而且从图中可以确定状态不能化简。因此,步骤(1)、(2)、(3)可以省去。根据图643所示的状态转换图,利用JK触发器的驱动特性,得到状态转换表和驱动信号真值表如表420所示。由表620画出各个驱动信号的卡诺图,如图644所示。第第6章章 时序逻辑电路时序逻辑电路 图644例6.5的卡诺图J2K2J1J0K1K0第第6章章 时序逻辑电路时序逻辑电路 由图644所示的卡诺图可以很容易得到触发器的驱动方程:第第6章章 时序逻辑电路时序逻辑电路 在本电路中,除了触发器的输出外,并无其他输出信号,因此无需求输出方程。从状态转换图可以看出,所有的状态构成一个循环,电路能够自启动。最后,根据以上求得的驱动方程,画出电路的逻辑图如图645所示。图645例6.5的逻辑图第第6章章 时序逻辑电路时序逻辑电路 例：设计一个串行数据检测电路。正常情况下串行的数据不例：设计一个串行数据检测电路。正常情况下串行的数据不应连续出现应连续出现3个或个或3个以上的个以上的1。当检测到连续。当检测到连续3个或个或3个以上个以上的的1时，要求给出时，要求给出“错误错误”信号。信号。一、建立电路的状态转换图二、状态化简用A（1位）表示输入数据用Y（1位）表示输出（检测结果）第第6章章 时序逻辑电路时序逻辑电路 三、规定电路状态的编码取n=2，取的00、01、10为则，第第6章章 时序逻辑电路时序逻辑电路 四、选用JK触发器，求方程组五、画逻辑图第第6章章 时序逻辑电路时序逻辑电路 六、检查电路能否自启动能自启动能自启动将无效状态将无效状态将无效状态将无效状态 代入状态方程和输出方程计算，得到代入状态方程和输出方程计算，得到代入状态方程和输出方程计算，得到代入状态方程和输出方程计算，得到A=1A=1时次态转为时次态转为时次态转为时次态转为1010、输出为、输出为、输出为、输出为1 1；A=0A=0时次态转为时次态转为时次态转为时次态转为0000、输出为、输出为、输出为、输出为0 0。第第6章章 时序逻辑电路时序逻辑电路 6.4.2时序逻辑电路中的竞争冒险现象分为两类：*由组合逻辑电路的竞争冒险所引起。产生的输出脉冲噪声不仅影响整个电路的输出，还可能使存储电路产生误动作。*如果存储电路中触发器的输入信号和时钟信号在状态变化时配合不当，也可能导致触发器误动作。第第6章章 时序逻辑电路时序逻辑电路 【例6.6】用下降沿动作的JK触发器设计一个同步时序逻辑电路,要求其状态转换图如图646所示。其中,C为控制输入信号;表示0或1。解:首先根据图646所示的状态转换图,列出状态转换表,如表621所示。在本例的状态转换图中,有两个工作循环,它们都没有包括所有的状态。当C=0时,循环由000、001、010、011、100这五个状态构成,不包含101、110、111三个状态。当C=1时,循环由000、001、010、011、100、101、110七个状态构成,不包含111这个状态。第第6章章 时序逻辑电路时序逻辑电路 为了求得一个简单的电路实现,一般的做法是,当现态为这些无指定次态的状态时,先设定次态为任意状态。即每一位都可0可1（表621中用表示）,求出各个触发器的驱动方程和状态方程后,再根据所得到的方程反过来确定这些状态的次态,检查电路是否能够自启动,如不能自启动,则对设计进行修改。第第6章章 时序逻辑电路时序逻辑电路 图646状态转换图第第6章章 时序逻辑电路时序逻辑电路 在表621中,当C=0时,101、110、111这三个现态对应的次态都为;C=1时,现态111对应的次态也为。在这些情况下,由于对触发器的次态无特定要求,因此触发器的各个驱动信号任意,可以取0也可以取1。第第6章章 时序逻辑电路时序逻辑电路 表621例6.6同步时序逻辑电路的状态转换和驱动第第6章章 时序逻辑电路时序逻辑电路 根据表621画出触发器驱动信号的卡诺图,如图647所示。由卡诺图求得各个触发器的驱动方程如下:第第6章章 时序逻辑电路时序逻辑电路 图647例6.6的卡诺图第第6章章 时序逻辑电路时序逻辑电路 根据以上求得的驱动方程,可以计算出原来未指定次态的状态实际的次态,见表622。表622未指定状态实际的状态转换表第第6章章 时序逻辑电路时序逻辑电路 将表622的结果补充到状态转换图中,画出完整的状态转换图,如图6-48所示。从图中可以清楚地看到,电路能够自启动。最后,根据驱动方程画出逻辑电路图,如图6-49所示。图648例6.6的完整状态转换图第第6章章 时序逻辑电路时序逻辑电路 图649例6.6的逻辑图第第6章章 时序逻辑电路时序逻辑电路 6.2.2异步时序逻辑电路的设计异步时序电路的设计过程和同步时序电路的设计过程基本相同。不过,在设计异步时序电路时,要为各个触发器选择时钟信号,选择合适的话,可以得到一个较简单的电路实现,使得电路更加经济可靠。从时钟触发器的特性可以知道,时钟信号有效是触发器状态发生变化的前提条件。当时钟信号无效时,无论驱动信号取值如何,触发器的状态都不会发生变化。第第6章章 时序逻辑电路时序逻辑电路 选择时钟一般根据以下原则进行:在触发器状态发生变化的时刻,必须有有效的时钟信号;在触发器状态不发生变化的其他时刻,最好没有有效的时钟信号。选择时钟考虑的对象一般为:外部的时钟信号,其他触发器的Q端和Q端。异步时序电路设计的一般步骤如下:第第6章章 时序逻辑电路时序逻辑电路 （1）分析逻辑功能要求,画符号状态转换图,进行状态化简。（2）确定触发器数目和类型,进行状态分配，画状态转换图。（3）根据状态转换图画时序图。（4）利用时序图给各个触发器选时钟信号。（5）根据状态转换图列状态转换表。（6）根据所选时钟和状态转换表,列出触发器驱动信号的真值表。（7）求驱动方程。（8）检查电路能否自启动。如不能自启动,则进行修改。（9）根据驱动方程和时钟方程画逻辑图,实现电路。第第6章章 时序逻辑电路时序逻辑电路 【例6.7】用下降沿动作的JK触发器设计一个异步时序逻辑电路,要求其状态转换图如图650所示。图650例6.7的状态转换图第第6章章 时序逻辑电路时序逻辑电路 解:由状态转换图可以看出,电路需要四个触发器。由状态转换图画出电路的时序图,如图651所示。图651例6.7的时序图第第6章章 时序逻辑电路时序逻辑电路 现在根据图651所示的时序图来选定各个触发器的时钟信号。当Q0发生变化时,CP0必须为下降沿,从图中可见,只有CP信号满足要求,因此选CP信号作为Q0触发器的时钟信号;当Q1发生变化时,CP1必须为下降沿,从图中可见,有CP和Q0两个信号满足要求,由于CP有多余的下降沿而Q0没有,故选Q0信号作为Q1触发器的时钟信号;当Q2发生变化时,CP2必须为下降沿,从图中可见,有CP、Q0和Q1三个信号满足要求,Q1多余的下降沿个数最少,因此选Q1信号作为Q2触发器的时钟信号;当Q3发生变化时,CP3必须为下降沿,也有CP、Q0和Q1这三个信号满足要求,同样选Q1信号作为Q3触发器的时钟信号。第第6章章 时序逻辑电路时序逻辑电路 这样,得到各个触发器的时钟方程为CP0=CP,CP1=Q0CP2=Q1,CP3=Q1确定了各个触发器的时钟方程后,接下来列出逻辑电路的状态转换表和驱动信号的真值表,如表623所示。由于状态转换图中不包含1100、1101、1110、1111这四个状态,当现态为这四个状态时,次态可先设定为任意状态,这会使求得的方程更加简单。求出驱动方程后,再来确定它们实际的次态,检查电路能否自启动。第第6章章 时序逻辑电路时序逻辑电路 列驱动信号的真值表时,要先根据给各个触发器选定的时钟信号,判断是否有效。如果时钟信号无效,则触发器的驱动信号可0可1,对触发器的状态没有影响。例如,现态为0000时,来一个CP下降沿,电路的次态为0001。由于CP为下降沿,则CP0有效,Q0要由0变为1,根据JK触发器的驱动特性,J0必须为1而K0可0可1;由于Q0由0变为1,为上升沿,CP1无效,J1和K1可0可1;第第6章章 时序逻辑电路时序逻辑电路 Q1不变,CP2和CP3都无效,J2、K2、J3、K3都可0可1。又如现态为0011时,来一个CP下降沿,电路的次态为0100。由于CP0有效,Q0要由1变为0,根据JK触发器的驱动特性,K0必须为1而J0可0可1;由于Q0由1变为0,为下降沿,CP1有效,Q1要由1变为0,K1必须为1而J1可0可1;Q1由1变为0,为下降沿,CP2和CP3有效,Q2要由0变为1,J2必须为1而K2可0可1;Q3要维持0,J3必须为0而K3可0可1。第第6章章 时序逻辑电路时序逻辑电路 表623例6.7异步时序逻辑电路的状态转换和驱动真值表第第6章章 时序逻辑电路时序逻辑电路 根据表623画出各个触发器驱动信号的卡诺图,如图652所示。由卡诺图求得各个触发器的驱动方程如下:根据以上求得的驱动方程,可以计算出未使用状态实际的次态,见表624。第第6章章 时序逻辑电路时序逻辑电路 图652例6.7的卡诺图第第6章章 时序逻辑电路时序逻辑电路 图652例6.7的卡诺图第第6章章 时序逻辑电路时序逻辑电路 表624未使用状态的状态转换表第第6章章 时序逻辑电路时序逻辑电路 按照表624的结果,将未使用状态加到状态转换图中,可以得到电路完整的状态转换图,如图653所示。由图653可见,电路能够自启动。最后,根据驱动方程和时钟方程画出逻辑电路图,如图654所示。第第6章章 时序逻辑电路时序逻辑电路 图653例6.7的完整状态转换图第第6章章 时序逻辑电路时序逻辑电路 图654例6.7的逻辑图
展开阅读全文