数字电路与逻辑设计第四章

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第4章 时序逻辑电路,本章提要,本章主要介绍时序逻辑电路的,特点,、时序逻辑电路逻辑功能的,描述方法,；,触发器,的基本描述方法、,不同触发器的工作特点,、常见的,集成触发器的应用,以及,时序逻辑电路的设计和分析,方法。,本章难点,时序逻辑电路的,分析和设计,方法。,4.1 时序逻辑电路,基础,数字电路按逻辑功能和电路组成的特点的不同可分为两大类，一类是前面所介绍的,组合逻辑电路,，另一类就是,时序逻辑电路,。,在数字电路中，,任一时刻的稳定输出不仅取决于该时刻的输入，而且还和电路原来状态有关的电路叫做时序逻辑电路,，简称时序电路。,4.1.1 时序逻辑电路一般模型,组合逻辑电路,存储电路,x,x,1,i,输入,y,y,1,j,输出,q,q,1,g,w,w,1,k,反馈信号,4.1.2 时序逻辑电路的表示方法,1逻辑表达式,X,(,x,1,，,x,2,，,x,3,x,i,),、,Y,（,y,1,，,y,2,，,y,3,y,j,）、,W,（,w,1,，,w,2,，,w,3,w,K,）,和,Q,（,q,1,，,q,2,，,q,3,，,q,g,），,分别代表,时序电路的现在输入信号、现在输出信号,、,存储电路的现在输入和输出信号,，那么，这些信号之间的逻辑关系就可以用下面三个关系式表示：,Y,（,t,n,）=,F,X,（,t,n,），,Q,（,t,n,）（1）,W,（,t,n,）=,G,X,（,t,n,），,Q,（,t,n,）（2）,Q,（,t,n+1,）=,F,X,（,t,n,），,Q,（,t,n,）（3）,式中,t,n,、,t,n+1,是相邻的两个离散时间,。关系式（1）为输出方程，,Y,为电路的输出信号；关系式（2）为驱动方程或激励方程，,W,为存储电路的驱动或激励信号；关系式（3）为状态方程，,Q,为存储电路的状态，称状态变量。,2,状态表,若,以表格的形式来描述时序逻辑电路的逻辑功能,，并能具体直观的表达时序逻辑电路各个信号之间对应的取值关系，即将之称为状态表。,3,状态图,若,以几何图形的形式来描述时序逻辑电路的逻辑功能,，并能具体直观的表达时序逻辑电路状态转换规律及相应输入、输出取值情况，即将之称为状态图。,4,时序图,反映时钟脉冲,CP,、,输入信号和时序逻辑电路各个状态之间,在时间上的对应关系,的工作波形叫做时序图。,4.1.3 时序逻辑电路一般分类,1,按时序逻辑电路的逻辑功能来分,时序电路按逻辑功能可分为,计数器、寄存器、移位寄存器、读/写存储器和顺序脉冲发生器,等。事实上，在实际生产生活及科研活动中，完成各种操作的时序逻辑电路是千变万化不胜枚举的，此处提到的只是比较典型的几种电路而已。,2,按时序电路中触发器的状态变化分,时序电路按电路中触发器的状态变化可分为,同步时序逻辑电路和异步时序逻辑电路,。,同步时序逻辑电路：,是同步电路状态改变时，电路中要更新状态的触发器是同时翻转的,。在这种时序电路中，触发器的状态改变是同一个时钟脉冲控制的，即各个触发器的,CP,时钟信号都是同一输入时钟脉冲。,异步时序逻辑电路：,电路状态改变时，电路中要更新状态的触发器有的先翻转，有的后翻转，是异步进行的,。在这种时序电路中，有的触发器以输入信号作为其,CP,脉冲，有的触发器以其他触发器的输出作为,CP,脉冲。,此外，还有按,输出除与电路的现态有关，是否还与电路的输入信号有关，可分为,Moore,型和,Mealy,型时序电路,等不同的分类方法。,5,卡诺图,利用卡诺图也可描述时序逻辑电路的逻辑功能。,4.2 触 发 器,4.2.1 概述,触发器是功能最简单的时序逻辑电路，一般情况下仅当作基本单元电路处理。,1,对触发器的基本要求,在数字电路中，基本的工作信号是,二进制数字信号,和两状态逻辑信号，而,触发器就是存放这些信号的逻辑单元,。由于二进制数字信号和两状态逻辑信号都只有0、1两种可能取值，即都具有两种状态性质所以对作为存放这些信号的基本单元电路触发器的基本要求是：,（1）应该具有两个稳定状态0状态和1状态，以正确表征其存储的内容。,（2）能够接收、保存和输出信号,。,2,触发器的现态和次态,触发器,接收信号之前的状态叫作现态,用,Q,n,表示,。触发器,接收信号之后的状态叫次态,用,Q,n,+1,表示,。现态和次态是,两个相邻时间,里触发器输出端的状态。,触发器次态输出,Q,n,+1,与现态,Q,n,和输入信号之间的逻辑关系，是贯穿触发器的基本问题,如何描述和理解这种逻辑关系，是学习触发器的中心任务，也为如何分析和设计时序逻辑电路打好基础。,3,触发器的分类,（,1）按照电路结构和工作特点分类,此分类有,基本触发器、同步触发器、主从触发器和边沿触发器,。,基本触发器,：在这种电路中，输入信号是直接加到输入端的。它是触发器的基本电路结构形式，是构成其他类型触发器的基础。,同步触发器,：在这种电路中，输入信号是经过控制门输入的，而管理控制门的信号是时钟脉冲,CP,信号，只有在,CP,脉,冲信号到来时，输入信号才能进入触发器，否则就会被拒之门外，对电路不起作用。,主从触发器,：为了克服同步触发器存在的缺点，对其改进后得到主从触发器。先把输入信号接收进主触发器，然后再送给从触发器并输出，整个过程是分两步进行的，具有主从控制特点。,边沿触发器,：为了进一步解决主从触发器存在的缺点，从而出现了边沿触发器，在这种触发器中，只有在时钟脉冲的上升沿或下降沿时刻，输入信号才能被接收，进一步减少了被干扰的机会。,（2）按照在时钟脉冲控制下触发器的逻辑功能的不同分类,根据此分类方法，时钟触发器可分,为,RS,触发器、,JK,触发器、,D,触发器、,T,触发,器和,T,/,触,发器,五种类型。,此外，还有一些其他的分类，如按是否集成有分立元件触发器和集成触发器之分；按使用的开关元件不同，有,TTL,触发器和,CMOS,触发器,之分。,4.2.2 基本,RS,触发器,1,电路组成及逻辑符号,下图所示是用两个与非门交叉连接起来构成的基本,RS,触发器。,R,、,S,为信号输入端，,Q,、,表示触发器的状态，是两个,互补,的信号输出端。,Q,Q,S,R,Q,Q,R,S,G,G,1,2,基本,RS,触发器惯用符号,2,工作原理,（1）电路的两个稳定状态,在没有输入信号即,R,=,S,=1,时，电路有两个稳定状态,0状态和1状态,。我们将触发器输出,Q,=0,，,的状态定义为,0状态,，输出,Q,=1,，,的状态定义为,1状态,。在0状态时，由于,Q,=0,送到门,G,2,输入端使其截止，保证了 ，而 且 又反馈到门,G,1,的输入端和,S,=1,一起使门,G,1,导通，维持,Q,=0,，,因此电路能自动保持0状态。同理，电路在1状态时也能够自动保持。,（2）接收信号的过程,若触发器处在,0状态,时，我们在,S,端送入一个输入信号,加一个负脉冲,，则电路将迅速地转换，翻转到1状态。,触发器便完成了由0状态到1状态的转换,。此时即使撤消输入信号，,触发器也能保持1状态，而不会返回0状态。因此常把加在输入端的负脉冲叫作,触发脉冲,。,Q,Q,S,R,G,G,1,2,若触发器处在,1状态,时，我们在,R,端送入一个输入信号,加一个负脉冲,，则电路的工作情况类似，,触发器由1状态翻转到0状态,。,由于在,S,端加输入信号可将且仅可将触发器置成1状态，而在,R,端加输入信号可将且仅可将触发器置成0状态，因此，我们把,S,端叫做置1端（或置位端）,，把,R,端叫做置0端（或复位端）,。,（3）不允许在,R,、,S,端同时加有效输入信号,在触发器输入端不允许出现,R,=,S=,0,的情况,。由与非门的基本特性可以知道，当,R,=,S,=0,时，、,Q,将同时为1，作为基本存储单元，这既不是0状态也不是1状态，没有意义。而且在当,R,、,S,同时由0变为1（信号撤消）时，触发器转换到何种状态不能确定，可能是0状态也可能是1状态，这取决于两个与非门动态特性的微小差异和当时的干扰情况等一些无法确定的因素。当信号同时撤消时，触发器状态取决于后撤消的信号。,转至,EWB-jbrs,3,特性表和卡诺图,把触发器接收信号之前的状态称为,现态,，用,Q,n,和 来表示；用,Q,n+1,和 来表示触发器接收信号以后的状态，称为,次态,。那么,Q,n+1,和,Q,n,、,R,、,S,之间的逻辑关系可以用所谓的状态转换表（又叫作特性表）来表示。,R,S,Q,n,+1,备注,1,1,Q,n,保持,1,0,1,置1,0,1,0,置0,0,0,不用,不允许,特性表,Q,n+1,的值不仅和,R,、,S,有关，还与,Q,n,有关，也即,Q,n+1,的值和,R、S、Q,n,三个变量有关。时序逻辑电路的输出不仅与当时的输入有关，而且与电路以前的状态有关。,由表可明显看出：当,R,=,S,=1,时，触发器保持原状态不变，也即,Q,n+1,=,Q,n,；,当,R,=1，,S,=0,时，触发器置1，也即,Q,n+1,=1；,当,R,=0，,S,=1,时，触发器置0，也即,Q,n+1,=0；,而,R,=,S,=,0,是不允许的，属于不用情况。,0,RS,00,Q,n,01,11,10,d,1,0,d,0,0,1,1,1,Q,n,、,R,、,S,三个变量的八种取值中，在正常情况下000、100两种取值是不会出现的，即最小项,和,是约束项。因此，可画出卡诺图。,Q,n+1,的卡诺图,特性表是基本触,RS,发器次态和现态、输入之间逻辑关系的直接表达形式，它全面地描述了基本,RS,触发器的逻辑功能。卡诺图也可以表达触发器的逻辑功能。,4,基本特点,基本,RS,触发器电路简单，可以存储二进制代码，是构成各种性能更完善的触发器的基础,。该,触发器具有置位（,Q,=1）、,复位（,Q,=0）、,保持原状态三种功能,。,S,是置位输入端（,Set），,R,是复位输入端（,Reset），,都是低电平有效,。具有基本,RS,触发器逻辑功能的集成模块74,LS279,是四,RS,锁存器，芯片中包含四个基本,RS,触发器。基本,RS,触发器除了作为其他集成触发器中实现状态存储的基本单元外，还用于实现集成触发器的直接置位（异步置位）和直接复位（异步复位）功能。另外也可以用于实现开关消抖动、键盘输入等功能电路。但是,基本,RS,触发器存在直接控制的缺点，即在信号存在期间直接控制着输出端的状态，使用的局限性大，且输入信号,R,、,S,之间有约束,。,4.2.3 同步,RS,触发器,R,Q,Q,S,CP,Q,Q,S,R,G,G,1,2,G,G,3,4,CP,2,工作原理,从图示电路可以明显看出，控制信号,CP,=0,时，控制门,G,3,、,G,4,被封锁，基本,RS,触发器保持原来的状态不变。只有当,CP,=1,时控制门被打开后，输入信号才会被接收,。因此，反映,Q,n,+1,的值和,R,、,S,、,Q,n,三个变量之间的逻辑关系的特性表的条件是,CP,=1,。,1,电路的组成及逻辑符号,为了克服基本,RS,触发器直接控制的缺点，可增加两个控制门和一 个时钟控制信号。与非门,G,1,、,G,2,构成基本,RS,触发器，与非门,G,3,、,G,4,是控制门，输入信号,R,、,S,通过控制门进行传送，,CP,为时钟脉冲，是输入控制信号。,基本,RS,触发器,控制部分,逻辑符号,Q,n,R,S,Q,n+1,0,0,0,0,0,0,1,1,0,1,0,0,0,1,1,不用,1,0,0,1,1,0,1,1,1,1,0,0,1,1,1,不用,同步,RS,触发器,特性表,，,CP=1,期间有效,Q,n,+1,和,R,、,S,、,Q,n,之间的逻辑关系也可以用逻辑表达式反应出来，即,特性方程,如下：,CP,R,S,Q,Q,Q,n,+1,=,S,+,Q,n,CP,=1,期间有效,RS,=0,约束条件,时序图,-利用波形图的形式描述了同步,RS,触发器的逻辑功能次