计算机组成原理答案（精品）

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,计算机系统概论,第 一 章,习 题 与 题 解,1.,什么是,计算机系统,、计算机,硬件,和计算机,软件,？硬件和软件哪个,更重要,？ 解：,P3,计算机系统,计算机硬件、软件和数据通信设备的物理或逻辑的,综合体,。,计算机硬件,计算机的,物理实体,。,计算机软件,计算机运行所需的,程序,及相关资料。 硬件和软件在计算机系统中相互依存，缺一不可，因此,同样重要,。,5.,冯,诺依曼计算机的特点,是什么？ 解：冯氏计算机的,特点,是：,P9 ,由运算器、控制器、存储器、输入设备、输出设备,五大部件组成,；,指令和数据以,同一形式,（二进制形式）存于存储器中；,指令由操作码、地址码,两大部分,组成；,指令在存储器中,顺序存放,，通常,自动顺序取出执行,；,以,运算器为中心,（原始冯氏机）。,7.,解释下列概念：,主机、,CPU,、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容量、机器字长、指令字长。 解：,P10,主机,是计算机硬件的,主体,部分，,由,CPU+MM,（主存或内存）组成；,CPU,中央处理器（机），是计算机硬件的,核心,部件，,由运算器,+,控制器,组成；,主存,计算机中存放正在运行的程序和数据的存储器，为计算机的主要工作存储器，可随机存取；,存储单元,可,存放一个机器字,并,具有特定存储地址,的存储单位；,存储元件,存储一位二进制信息,的物理元件，是存储器中最小的存储单位，又叫,存储基元,或,存储元,，,不能单独存取；,存储字,一个存储单元所存二进制代码的,逻辑单位,；,存储字长,一个存储单元所存,二进制代码的位数,；,存储容量,存储器中可存二进制代码的,总量,；,机器字长,CPU,能,同时处理,的数据位数；,指令字长,一条指令的,二进制代码,位数；,8.,解释下列,英文缩写的中文含义,：,CPU,、,PC,、,IR,、,CU,、,ALU,、,ACC,、,MQ,、,X,、,MAR,、,MDR,、,I/O,、,MIPS,、,CPI,、,FLOPS,解：,CPU,Central Processing Unit,，,中央处理机（器），,见,7,题；,PC,Program Counter,，,程序计数器,，,存放当前欲执行指令的地址,，并可,自动计数形成下一条指令地址,的计数器；,IR,Instruction Register,，,指令寄存器,，,存放当前正在执行的指令,的寄存器；,CU,Control Unit,，,控制单元,（部件），控制器中,产生微操作命令序列,的部件，为控制器的核心部件；,ALU,Arithmetic Logic Unit,，,算术逻辑运算单元,，运算器中,完成算术逻辑运算,的逻辑部件；,ACC,Accumulator,，,累加器,，运算器中运算前存放操作数、运算后,存放运算结果,的寄存器；,MQ,Multiplier-Quotient Register,，,乘商寄存器,，乘法运算时,存放乘数,、除法时,存放商,的寄存器。,X,此字母没有专指的缩写含义，可以用作任一部件名，在此表示,操作数寄存器,，即运算器中工作寄存器之一，用来,存放操作数,；,MAR,Memory Address Register,，,存储器地址寄存器,，内存中用来,存放欲访问存储单元地址,的寄存器；,MDR,Memory Data Register,，,存储器数据缓冲寄存器,，主存中用来,存放,从某单元,读出,、或,写入,某存储单元,数据的寄存器,；,I/O,Input/Output equipment,，,输入,/,输出设备,，为输入设备和输出设备的总称，用于计算机,内部和外界信息的转换与传送,；,MIPS,Million Instruction Per Second,，,每秒执行百万条指令数,，为计算机运算速度指标的一种,计量单位,；,CPI,Cycle Per Instruction,，,执行一条指令所需时钟周期数,，计算机运算速度指标,计量单位,之一；,FLOPS,Floating Point Operation Per Second,，,每秒浮点运算次数,，计算机运算速度,计量单位,之一。,10.,指令和数据,都存于存储器中,计算机如何,区分,它们？ 解：计算机硬件主要,通过不同的时间段,来区分指令和数据，即：,取指周期,（或取指微程序）取出的既为指令，,执行周期,（或相应微程序）取出的既为数据。 另外也可,通过地址来源区分,，从,PC,指出的存储单元取出的是指令，由,指令地址码,部分提供操作数地址。,返回,目录,系 统 总 线,第 三 章,1.,什么是,总线,？总线传输有何,特点,？为了减轻总线负载，总线上的,部件,应具备什么特点？ 解：总线是,多个部件共享,的传输部件； 总线传输的,特点,是：某一时刻只能有一路信息在总线上传输，,即分时使用；,为了减轻总线负载，总线上的部件应通过,三态驱动缓冲电路,与总线连通。,4.,为什么要设置,总线判优控制,？常见的集中式总线控制有,几种,？各有何,特点,？哪种方式响应时间,最快,？哪种方式对电路故障,最敏感,？ 解：总线判优控制,解决多个部件同时申请总线时的使用权分配问题,； 常见的集中式总线控制有,三种,：链式查询、计数器查询、独立请求；,特点：,链式查询方式连线简单，易于扩充，,对电路故障最敏感,；计数器查询方式,优先级设置较灵活,，对故障不敏感，连线及控制过程较复杂；独立请求方式,判优速度最快,，但硬件器件用量大，连线多，成本较高。,5.,解释下列概念,：总线的主设备（或主模块）、总线的从设备（或从模块）、总线的传输周期和总线的通信控制。 解：,总线的主设备,（主模块）,指一次总线传输期间，,拥有总线控制权,的设备（模块）；,总线的从设备,（从模块）,指一次总线传输期间，,配合,主设备完成传输的设备（模块），它只能,被动接受,主设备发来的命令；,总线的传输周期,总线完成,一次完整而可靠的传输,所需时间；,总线的通信控制,指总线传送过程中双方的,时间配合方式,。,6.,试,比较同步通信和异步通信,。 解：,同步通信,由统一时钟控制的通信,，控制方式简单，灵活性差，当系统中各部件工作速度差异较大时，总线工作效率明显下降。适合于速度差别不大的场合；,异步通信,不由统一时钟控制的通信，,部件间,采用应答方式,进行联系，控制方式较同步复杂，灵活性高，当系统中各部件工作速度差异较大时，有利于提高总线工作效率。,8.,为什么说,半同步通信同时保留,了同步通信和异步通信的特点？ 解：,半同步通信,既能像,同步通信,那样,由统一时钟控制,，又能像,异步通信,那样,允许传输时间不一致,，,因此,工作效率介于两者之间,。,10.,为什么要设置,总线标准,？你知道目前,流行的总线标准,有哪些？什么叫,plug and play,？,哪些总线有,这一特点？ 解： 总线标准的设置,主要解决不同厂家各类模块化产品的,兼容,问题； 目前流行的总线标准有：,ISA,、,EISA,、,PCI,等；,plug and play,即插即用,，,EISA,、,PCI,等具有此功能。,11.,画一个具有,双向传输功能的总线,逻辑图。 解：此题实际上是要求设计一个,双向总线收发器,，,设计要素为,三态,、,方向、使能,等控制功能的实现，可参考,74LS245,等总线缓冲器芯片内部电路。,逻辑图,如下：,（,n,位）,G,DIR,A1,B1,An,Bn, ,12.,设数据总线上接有,A,、,B,、,C,、,D,四个寄存器，要求选用合适的,74,系列芯片,，完成下列逻辑设计： （,1,） 设计一个电路，在同一时间实现,D,A,、,D,B,和,D,C,寄存器间的传送； （,2,） 设计一个电路，实现下列操作：,T0,时刻完成,D,总线；,T1,时刻完成,总线,A,；,T2,时刻完成,A,总线；,T3,时刻完成,总线,B,。,解： （,1,）采用,三态输出,的,D,型寄存器,74LS,374,做,A,、,B,、,C,、,D,四个寄存器，其,输出可直接挂总线,。,A,、,B,、,C,三个寄存器的输入,采用同一脉冲打入,。注意,-OE,为,电平控制,，与打入脉冲间的时间配合关系为：,-OE,：,令：,BUS,A=BUSB=BUSC=CP,；,D,BUS= -OE,；,当,CP,前沿到来时，将,D,A,、,B,、,C,。,现以,8,位总线为例，设计此电路，如下图示：,数据总线,D7,D0,BUS,A,1Q 8Q,OE,1D 8D,374,D,1Q 8Q,OE,1D 8D,374,A,1Q 8Q,OE,1D 8D,374,B,1Q 8Q,OE,1D 8D,374,C,BUSC,BUSB,BUSD,D,BUS,C,BUS,B,BUS,A,BUS,（,2,）寄存器设置同（,1,），由于本题中发送、接收不在同一节拍，因此总线需设,锁存器缓冲,，锁存器采用,74LS373,（电平使能输入）。节拍、脉冲配合关系如下：,时钟：,CLK,：,节拍电平：,Ti,：,打入脉冲：,Pi,：,图中，脉冲,包,在电平中，为了,留有较多的,传送时间，脉冲设置在靠近电平,后沿处,。,节拍、脉冲分配逻辑如下：,二位,格雷,码同,步计,数器,1,&,&,&,&,1,1,1,G Y0,Y1,1/2139,Y2,A,B Y3,1,CLK,P0,P1,P2,P3,T0,T1,T2,T3,-T0,-T1,-T2,-T3,节拍、脉冲时序图如下：,时钟：,CLK,：,输出：,T0,：,T1,：,T2,：,T3,：,输入：,P0,：,P1,：,P2,：,P3,：,以,8,位总线为例，电路设计如下：,（图中，,A,、,B,、,C,、,D,四个寄存器与数据总线的连接方法同上。）,=1,1Q 8Q,OE,1D 8D,374,A,1Q 8Q,OE,1D 8D,374,B,BUSB,D,BUS,C,BUS,B,BUS,A,BUS,BUS,A,1Q 8Q,OE,1D 8D,374,D,BUSD,1Q 8Q,OE G,1D 8D,373,1Q 8Q,OE,1D 8D,BUSC,374,C,=1,T1 T3 T0 T2,数据总线（,D7D0,）,令：,A,BUS = -T2,D,BUS = -T0,BUS,A = P1,BUS,B = P3,返回目录,存 储 器,第 四 章,4.,说明存取周期和存取时间的,区别,。 解：存取周期和存取时间的主要,区别,是：,存取时间仅为完成一次操作的时间,，而存取周期不仅包含操作时间，还包含操作后线路的,恢复时间,。即：,存取周期,=,存取时间,+,恢复时间,5.,什么是存储器的,带宽,？若存储器的数据总线宽度为,32,位，存取周期为,200ns,，则存储器的带宽是多少？ 解：存储器的带宽指,单位时间内从存储器进出信息的最大数量,。 存储器带宽,= 1/200ns X 32,位,= 160M,位,/,秒,= 20MB/S = 5M,字,/,秒,6.,某机字长为,32,位，其存储容量是,64KB,，,按字编址,它的寻址范围是多少？若主存,以字节编址,，试画出主存字地址和字节地址的分配情况。 解：存储容量是,64KB,时，,按字节编址的寻址范围就是,64KB,，则：,按字寻址范围,= 64KX8 / 32=16K,字,按字节编址时的主存地址分配图如下：,0,1,2,3,6,5,4,65534,65532,7,65535,65533,字地址,HB ,字节地址,LB,0,4,8,65528,65532,7.,一个容量为,16KX32,位的存储器，其,地址线和数据线的总和,是多少？当选用下列不同规格的存储芯片时，各需要多少片？,1KX4,位，,2KX8,位，,4KX4,位，,16KX1,位，,4KX8,位，,8KX8,位 解：,地址线和数据线的总和,= 14 + 32 = 46,根,； 各需要的片数为：,1KX4,：,16KX32,/,1KX4 = 16X8 =,128,片,2KX8,：,16KX32,/,2KX8 = 8X4 =,32,片,4KX4,：,16KX32,/,4KX4 = 4X8 =,32,片,16KX1,：,16KX32,/,16KX1 =,32,片,4KX8,：,16KX32,/,4KX8 = 4X4 =,16,片,8KX8,：,16KX32,/,8KX8 = 2X4 =,8,片,9.,什么叫,刷新,？,为什么,要刷新？说明刷新有,几种方法,。 解：,刷新,对,DRAM,定期,进行的,全部重写,过程；,刷新原因,因,电容泄漏,而引起的,DRAM,所存信息的衰减需要,及时补充,，因此安排了定期刷新操作；,常用的刷新方法,有三种,集中式,、,分散式、异步式,。,集中式：,在最大刷新间隔时间内，,集中安排,一段时间进行刷新；,分散式：,在每个读,/,写周期之后,插入一个,刷新周期，无,CPU,访存死时间；,异步式：,是集中式和分散式的,折衷,。,10.,半导体存储器芯片的,译码驱动方式,有几种？ 解：半导体存储器芯片的译码驱动方式有,两种,：,线选法,和,重合法,。,线选法：,地址译码信号只,选中同一个字的所有位,，结构简单，费器材；,重合法：,地址,分行,、,列两部分译码,，行、列译码线的,交叉点,即为所选单元。这种方法通过行、列译码信号的,重合,来选址，也称,矩阵译码,。可大大节省器材用量，是,最常用,的译码驱动方式。,11.,画出用,1024X4,位,的存储芯片组成一个容量为,64KX8,位,的存储器逻辑框图。要求将,64K,分成,4,个页面,，每个页面分,16,组,，指出共需多少片存储芯片。 解：设采用,SRAM,芯片，,总片数,= 64KX8,位,/ 1024X4,位,= 64X2 =,128,片,题意分析,：本题设计的存储器结构上分为,总体,、,页面、组三级,，因此画图时也应分三级画。首先应确定各级的容量：,页面容量,=,总容量,/,页面数,= 64KX8,位,/ 4 =,16KX8,位,；,组容量,=,页面容量,/,组数,= 16KX8,位,/ 16 =,1KX8,位,；,组内片数,=,组容量,/,片容量,= 1KX8,位,/ 1KX4,位,=,2,片,；地址分配：,1KX4,SRAM,1KX4,SRAM,A,90,-WE,-CSi,D,7,D,6,D,5,D,4,D,3,D,2,D,1,D,0,页面号 组号 组内地址,2 4 10,组逻辑图如下：（,位扩展,）,1KX8,页面逻辑框图：（,字扩展,）,1KX8,（组,0,）,1KX8,（组,1,）,1KX8,（组,2,）,1KX8,（组,15,）,组,译,码,器,4:16,-CS0,-CS1,-CS2,-CS15,A,90,-WE D,70,A10,A11,A12,A13,-CEi,16KX8,存储器逻辑框图：（,字扩展,）,16KX8,（页面,0,）,16KX8,（页面,1,）,16KX8,（页面,2,）,16KX8,（页面,3,）,页,面,译,码,器,2:4,A14,A15,-CE0,-CE1,-CE2,-CE3,A130 -WE D70,12.,设有一个,64KX8,位,的,RAM,芯片，试问该芯片共有多少个,基本单元,电路（简称存储基元）？欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选择应满足,地址线和数据线的总和为最小,，试确定这种芯片的地址线和数据线，并说明有,几种,解答。 解：,存储基元总数,= 64KX8,位,= 512K,位,=,2,19,位,；,思路,：如要满足地址线和数据线总和最小，应尽量把存储元安排在,字向,，因为地址位数和字数成,2,的幂,的关系，可较好地,压缩,线数。,设地址线根数为,a,，数据线根数为,b,，则片容量为：,2,a,Xb,= 2,19,；,b = 2,19-a,；若,a = 19,，,b = 1,，总和,=,19+1 =,20,；,a = 18,，,b = 2,，总和,=,18+2 = 20,；,a = 17,，,b = 4,，总和,= 17+4 = 21,；,a = 16,，,b = 8,，总和,= 16+8 = 24,；, ,由上可看出：,片字数越少，片字长越长，引脚数越多。,片字数、片位数均按,2,的幂变化,。,结论：,如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有,两种,：地址线,=,19,根,，数据线,=,1,根,；或地址线,=,18,根,，数据线,=,2,根,。,13.,某,8,位,微型机,地址码为,18,位,，若使用,4KX4,位,的,RAM,芯片组成模块板结构的存储器，试问： （,1,）该机所允许的,最大主存空间,是多少？ （,2,）若每个模块板为,32KX8,位,，共需,几个,模块板？ （,3,）每个模块板内共有,几片,RAM,芯片？ （,4,）共有,多少片,RAM,？ （,5,）,CPU,如何,选择,各模块板？,解： （,1,）,2,18,= 256K,，则该机所允许的最大主存空间是,256KX8,位,（或,256KB,）； （,2,）模块板总数,= 256KX8 / 32KX8 =,8,块,； （,3,）板内片数,= 32KX8,位,/ 4KX4,位,= 8X2 =,16,片,； （,4,）总片数,= 16,片,X8 =,128,片,； （,5,）,CPU,通过,最高,3,位地址译码,选板，,次高,3,位地址译码,选片。地址格式分配如下：,板地址 片地址 片内地址,3 3 12,17 15 14 12 11 0,14.,设,CPU,共有,16,根地址线,，,8,根数据线,，并用,-MREQ,（低电平有效）作访存控制信号，,R/-W,作读写命令信号（高电平为读，低电评为写）。现有下列存储芯片：,ROM,（,2KX8,位，,4KX4,位，,8KX8,位），,RAM,（,1KX4,位，,2KX8,位，,4KX8,位），及,74138,译码器和其他,门电路,（门电路自定）。试从上述规格中选用合适芯片，画出,CPU,和存储芯片的连接图。要求： （,1,）,最小,4K,地址,为,系统,程序区，,409616383,地址范围为,用户,程序区； （,2,）指出,选用,的存储芯片类型及数量； （,3,）详细,画出,片选逻辑。,解： （,1,）,地址空间分配图,：,4K,（,ROM,）,4K,（,SRAM,）,4K,（,SRAM,）,4K,（,SRAM,）,04095,40968191,819212287,1228816383,65535,Y0,Y1,Y2,Y3,A15=1,A15=0,（,2,）,选片,：,ROM,：,4KX4,位：,2,片,；,RAM,：,4KX8,位：,3,片,； （,3,）,CPU,和存储器连接逻辑图,及,片选逻辑,：,4KX4,ROM,74138,（,3,：,8,）,4KX4,ROM,4KX8,RAM,4KX8,RAM,4KX8,RAM,-CS0 -CS1 -CS2 -CS3,-MREQ,A15,A14,A13,A12,C,B,A -Y0,-G2A -G2B,G1,+5V,CPU,A110,R/-W,D30,D74,-Y1,-Y2,-Y3,15. CPU,假设同上题，现有,8,片,8KX8,位,的,RAM,芯片与,CPU,相连，试回答： （,1,）用,74138,译码器画出,CPU,与存储芯片的,连接图,； （,2,）写出每片,RAM,的,地址范围,； （,3,）如果运行时发现不论往哪片,RAM,写入数据后，以,A000H,为起始地址的存储芯片都有与其,相同,的数据，分析,故障原因,。 （,4,）根据（,1,）的连接图，若出现地址线,A13,与,CPU,断线,，并,搭接,到,高电平,上，将出现什么,后果,？,解： （,1,）,CPU,与存储器芯片连接逻辑图：,CPU,8KX8,SRAM,74138,（,3,：,8,）,R/-W,D70,A120,8KX8,SRAM,8KX8,SRAM,8KX8,SRAM,-G2A,-G2B,A,B,C,-MREQ,A13,A14,A15,-CS0 -CS1 -CS2 -CS7,+5V,G1,（,2,）地址空间分配图：,8KX8 RAM,8KX8 RAM,8KX8 RAM,8KX8 RAM,8KX8 RAM,8KX8 RAM,8KX8 RAM,8KX8 RAM,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7,08191,819216383,1638424575,2457632767,3276840959,4096049151,4915257343,5734465535,（,3,）如果运行时发现不论往哪片,RAM,写入数据后，以,A000H,为起始地址的存储芯片都有与其相同的数据，则根本的,故障原因,为：该存储芯片的,片选输入端,很可能,总是处于低电平,。可能的情况有：,1,）该片的,-CS,端与,-WE,端,错连,或,短路,；,2,）该片的,-CS,端与,CPU,的,-MREQ,端,错连,或,短路,；,3,）该片的,-CS,端与,地线,错连,或,短路,； 在此，假设芯片与译码器本身都是好的。,（,4,）如果地址线,A13,与,CPU,断线,，并,搭接到高电平,上，将会出现,A13,恒为“,1”,的情况。此时存储器只能寻址,A13=1,的地址空间，,A13=0,的另一半地址空间将永远访问不到,。若对,A13=0,的地址空间进行访问，只能错误地访问到,A13=1,的对应空间中去。,17.,某机字长,16,位,，常规的存储空间为,64K,字,，若想不改用其他高速的存储芯片，而使访存速度提高到,8,倍,，可采取什么措施？画图说明。 解：若想不改用高速存储芯片，而使访存速度提高到,8,倍，可采取,多体交叉存取技术,，图示如下：,0,8,M0,8K,1,9,M1,8K,2,10,M2,8K,3,11,M3,8K,4,12,M4,8K,5,13,M5,8K,6,14,M6,8K,7,15,M7,8K,存储管理,存储总线,8,体交叉访问时序：,启动,M0,：,启动,M1,：,启动,M2,：,启动,M3,：,启动,M4,：,启动,M5,：,启动,M6,：,启动,M7,：,t,单体存取周期,由图可知：每隔,1/8,个存取周期就可在存储总线上获得一个数据。,返回,目录,23.,画出,RZ,、,NRZ,、,NRZ1,、,PE,、,FM,写入数字串,1011001,的,写入电流波形图,。 解：,RZ,：,NRZ,：,NRZ1,：,PE,：,FM,：,1 0 1 1 0 0 1,t,t,t,t,t,24.,以写入,1001 0110,为例，比较调频制和改进调频制的写电流波形图。 解：写电流波形图如下：,FM:,MFM:,MFM:,1 0 0 1 0 1 1 0,t,t,1 0 0 1 0 1 1 0,频率提高一倍后的,MFM,制。,t,比较：,1,）,FM,和,MFM,写电流在,位周期中心处,的变化规则,相同,； 2）,MFM,制除连续一串“0”时,两个0周期交界处,电流,仍变化,外，,基本取消了位周期起始处的电流变化；,3）,FM,制记录一位二进制代码,最多两次,磁翻转，,MFM,制记录一位二进制代码,最多一次,磁翻转，因此,MFM,制的记录密度可,提高一倍,。上图中示出了在,MFM,制时,位周期时间缩短一倍,的情况。由图可知，当,MFM,制记录密度,提高一倍,时，其写电流频率与,FM,制的写电流频率,相当,；,4）由于,MFM,制并不是每个位周期都有电流变化，故自同步脉冲的分离需依据,相邻两个位周期的读出信息,产生，自同步技术比,FM,制,复杂,得多。,25.,画出,调相制,记录,01100010,的驱动,电流,、记录,磁通,、感应,电势,、,同步,脉冲及,读出,代码等几种波形。 解：,I,：,：,e,：,T,：,D,：,0 1 1 0 0 0 1 0,t,t,t,t,t,26.,磁盘组有,六片,磁盘，每片有,两个,记录面，存储区域,内径,22,厘米,，,外径,33,厘米,，,道密度,为,40,道,/,厘米,，,内层密度,为,400,位,/,厘米,，,转速,2400,转,/,分,，问： （,1,）共有多少,存储面,可用？ （,2,）共有多少,柱面,？ （,3,）盘组,总存储容量,是多少？ （,4,）,数据传输率,是多少？,解： （,1,）若,去掉两个保护面,，则共有：,6 X 2 - 2 =,10,个存储面可用,； （,2,）有效存储区域,=,（,33-22,）,/ 2 = 5.5cm,柱面数,= 40,道,/cm X 5.5=,220,道,（,3,）内层道周长,=22,= 69.08cm,道容量,=400,位,/cmX69.08cm =,3454B,面容量,=3454B X 220,道,=,759,，,880B,盘组,总容量,= 759,，,880B X 10,面,=,7,，,598,，,800B,（,4,）,转速,= 2400,转,/ 60,秒,=,40,转,/,秒,数据传输率,= 3454B X 40,转,/,秒,=,138,，,160 B/S,27.,某磁盘存储器,转速,为,3000,转,/,分,，共有,4,个记录盘面,，,每毫米,5,道,，每道记录信息,12 288,字节,，最小磁道直径为,230mm,，共有,275,道,，求： （,1,）磁盘存储器的,存储容量,； （,2,）,最高位密度,（最小磁道的位密度）和,最低位密度,； （,3,）磁盘,数据传输率,； （,4,）,平均等待时间,。,解： （,1,）,存储容量,= 275,道,X12 288B/,道,X4,面,=,13 516 800B,（,2,）,最高位密度,= 12 288B/230,= 17B/mm =,136,位,/mm,（向下取整）,最大磁道直径,=230mm+275,道,/5,道,X2 = 230mm + 110mm = 340mm,最低位密度,= 12 288B / 340,= 11B/mm =,92,位,/ mm,（向下取整）,（,3,）磁盘,数据传输率,= 12 288B X 3000,转,/,分,=12 288B X 50,转,/,秒,=,614 400B/S,（,4,）,平均等待时间,= 1/50 / 2 =,10ms,返回目录,输入输出系统,第 五章,1. I/O,有哪些编址方式？各有何特点？ 解：常用的,I/O,编址方式有两种：,I/O,与内存统一编址和,I/O,独立编址,；,特点,：,I/O,与内存统一编址方式的,I/O,地址采用,与主存单元地址完全一样,的格式，,I/O,设备和主存占用,同一个,地址空间，,CPU,可,像访问主存一样,访问,I/O,设备，,不需要安排专门的,I/O,指令,。,I/O,独立编址方式时机器为,I/O,设备专门安排一套完全不同于主存地址格式的地址编码，此时,I/O,地址与主存地址是,两个独立的空间,，,CPU,需要通过,专门的,I/O,指令,来访问,I/O,地址空间。,6.,字符显示器的接口电路中配有,缓冲存储器,和,只读存储器,，各有何作用？ 解：显示缓冲存储器的作用是支持屏幕扫描时的反复,刷新,；只读存储器作为,字符发生器,使用，他起着将字符的,ASCII,码转换为字形点阵,信息的作用。,8.,某计算机的,I/O,设备采用异步串行传送方式传送字符信息。字符信息的格式为,一位起始位、七位数据位、一位校验位和一位停止位。,若要求每秒钟传送,480,个字符,，那么该设备的数据传送速率为多少？ 解：,480,10=4800,位,/,秒,=4800,波特；,波特,是数据传送速率波特率的,单位,。,10.,什么是,I/O,接口,?,为什么要,设置,I/O,接口？,I/O,接口如何,分类,？ 解：,I/O,接口,一般指,CPU,和,I/O,设备间的,连接部件,；,I/O,接口分类方法很多，主要有： 按,数据传送方式,分有,并行,接口和,串行,接口,两种,； 按,数据传送的控制方式,分有,程序控制,接口、,程序中断,接口、,DMA,接口三种。,12.,结合,程序查询方式的接口,电路，说明其工作过程。 解：,程序查询接口工作过程,如下（以输入为例）：,1,）,CPU,发,I/O,地址,地址总线,接口,设备选择器译码,选中，发,SEL,信号,开命令接收门；,2,）,CPU,发,启动,命令,D,置,0,，,B,置,1,接口向设备发启动命令,设备开始工作；,3,）,CPU,等待,，输入设备读出数据,DBR,；,4,）外设工作,完成,，完成信号,接口,B,置,0,，,D,置,1,；,5,）准备,就绪,信号,控制总线,CPU,；,6,）,输入,：,CPU,通过,输入指令,（,IN,）将,DBR,中的数据取走；,若为,输出,，除数据传送方向相反以外，其他操作与输入类似。工作过程如下：,1,）,CPU,发,I/O,地址,地址总线,接口,设备选择器译码,选中，发,SEL,信号,开命令接收门；,2,）,输出,：,CPU,通过,输出指令,（,OUT,）将数据放入接口,DBR,中；,3,）,CPU,发,启动,命令,D,置,0,，,B,置,1,接口向设备发启动命令,设备开始工作；,4,）,CPU,等待,，输出设备将数据,从,DBR,取走；,5,）外设工作,完成,，完成信号,接口,B,置,0,，,D,置,1,；,6,）准备,就绪,信号,控制总线,CPU,，,CPU,可通过指令,再次,向接口,DBR,输出数据，进行第二次传送。,13.,说明,中断向量地址,和,入口地址,的区别和联系。 解： 中断向量地址和入口地址的,区别,：,向量地址,是硬件电路（向量编码器）产生的中断源的内存地址编号，,中断入口地址,是中断服务程序首址。 中断向量地址和入口地址的,联系,： 中断向量地址可理解为中断服务程序,入口地址指示器,（入口地址的地址），通过它访存可获得中断服务程序入口地址。,14.,在什么条件下，,I/O,设备可以向,CPU,提出,中断请求,？ 解：,I/O,设备向,CPU,提出中断请求的,条件,是：,I/O,接口中的设备工作完成状态为,1,（,D=1,），中断屏蔽码为,0,（,MASK=0,），且,CPU,查询中断时，中断请求触发器状态为,1,（,INTR=1,）。,15.,什么是,中断允许触发器,？它有何作用？ 解：中断允许触发器是,CPU,中断系统中的一个部件，他起着开关中断的作用（即中断,总开关,，则中断屏蔽触发器可视为中断的,分开关,）。,16.,在什么,条件,和什么,时间,，,CPU,可以,响应,I/O,的中断请求？ 解：,CPU,响应,I/O,中断请求的,条件和时间,是：当中断允许状态为,1,（,EINT=1,），且,至少有一个中断请求,被查到，则在,一条指令执行完,时，响应中断。,17.,某系统对输入数据进行取样处理，每抽取一个输入数据，,CPU,就要中断处理一次，将取样的数据存至存储器的缓冲区中，该中断处理需,P,秒,。此外，缓冲区内每存储,N,个,数据，主程序就要将其取出进行处理，这个处理需,Q,秒,。试问该系统可以,跟踪到每秒多少次中断请求？,解：这是一道求,中断饱和度,的题，要,注意,主程序对数据的处理不是中断处理，因此,Q,秒不能算在中断次数内。,N,个数据所需的处理时间,=P,N+Q,秒 平均每个数据所需处理时间,=,（,P,N+Q,）,/N,秒； 求倒数得： 该系统,跟踪到的每秒中断请求数,=N/,（,P,N+Q,）次。,19.,在程序中断方式中，磁盘申请中断的优先权高于打印机。当打印机正在进行打印时，磁盘申请中断请求。试问,是否要将打印机输出停下来,，等磁盘操作结束后，打印机输出才能继续进行？为什么？ 解：这是一道,多重中断,的题，由于磁盘中断的优先权高于打印机，因此,应将打印机输出停下来,，等磁盘操作结束后，打印机输出才能继续进行。因为打印机的速度比磁盘输入输出的速度慢，并且暂停打印不会造成数据丢失。,22. CPU,对,DMA,请求和中断请求的响应时间,是否一样,？为什么？ 解：,CPU,对,DMA,请求和中断请求的响应时间,不一样,，因为两种方式的交换速度相差很大，因此,CPU,必须以更短的时间间隔查询并响应,DMA,请求（,一个存取周期末,）。,24. DMA,的工作方式中，,CPU,暂停方式和周期挪用方式的,数据传送流程,有何不同？画图说明。 解：两种,DMA,方式的工作流程见下页，其,主要区别在于传送阶段，现行程序是否完全停止访存。,停止,CPU,访存,方式的,DMA,工作流程如下：,现行程序,CPU DMAC I/O,DMA,预处理：,向,DMAC,送,MM,缓冲区,首址；,I/O,设备,地址；,交换个数；,启动,I/O,现行程序,开始工作,启动,I/O,准备,就绪,DMA,请求,I/O,数据送,BR,或,(BR),送,I/O,总线请求,现行程序,A,A,数据传送：,响应，,停止,CPU,访存,准备下,个数据,(AR),送,MM(MAR),；,(AR)+1,；,R/W,(BR),送,MDR,；,WC,减,1,；,就绪,DMA,请求,现,行,程,序,等,待,B,I/O,数据送,BR,或,(BR),送,I/O,C,D,让出,总线,CPU DMAC I/O,B C D,准备下个数据,(AR),送,(MAR),；,(AR)+1,；,R/W,(BR),送,MDR,；,WC,减,1,；,中断请求,现行程序,响应中断,后处理：,中断服务程序：,校验、错误检测、停止外设,或再启动及初始化。,现行程序,I/O,停止,WC=0,现,行,程,序,等,待,周期窃取方式的,DMA,工作流程如下：,现行程序,CPU DMAC I/O,DMA,预处理：,向,DMAC,送,MM,缓冲区,首址；,I/O,设备,地址；,交换个数；,启动,I/O,现行程序,开始工作,启动,I/O,准备,就绪,DMA,请求,I/O,数据送,BR,或,(BR),送,I/O,总线请求,现行程序,A,A,数据传送：,响应，,让出一个,MM,周期,准备下,个数据,(AR),送,MM(MAR),；,(AR)+1,；,R/W,(BR),送,MDR,；,WC,减,1,；,就绪,DMA,请求,现行程序,总线请求,B,I/O,数据送,BR,或,(BR),送,I/O,C,D,CPU DMAC I/O,B C D,数据传送：,响应，,让出一个,MM,周期,准备下个数据,(AR),送,(MAR),；,(AR)+1,；,R/W,(BR),送,MDR,；,WC,减,1,；,中断请求,现行程序,响应中断,后处理：,中断服务程序：,校验、错误检测、停止外设,或再启动及初始化。,现行程序,I/O,停止,WC=0,25.,假设某设备向,CPU,传送信息的最高频率是,40K,次,/,秒,，而相应的中断处理程序其执行时间为,40,s,，试问该外设,是否可用程序中断,方式与主机交换信息，为什么？ 解：该设备向,CPU,传送信息的时间间隔,=1/40K=0.025,10,3,=,25s 40,s,则：该外设,不能用程序中断方式,与主机交换信息，因为其中断处理程序的执行速度比该外设的交换速度慢。,26.,设磁盘存储器转速为,3000,转,/,分,，分,8,个扇区,，每扇区存储,1K,字节,，主存与磁盘存储器数据传送的宽度为,16,位,（即每次传送,16,位）。假设一条指令最长执行时间是,25,s,，是否可采用,一条指令执行结束时响应,DMA,请求,的方案，为什么？若不行，应采取什么方案？,解：先算出磁盘传送速度，然后和指令执行速度进行比较得出结论。道容量,=1KB,816 =1K 8 8 16 =1K 4=4K,字数传率,=4K,字,3000,转,/,分,=4K,字,50,转,/,秒,=200K,字,/,秒一个字的传送时间,=1/200K,字,/,秒,=5s,5 s,25,s,，所以,不能采用一条指令执行结束响应,DMA,请求的方案,，应采取,每个,CPU,机器周期末,查询及响应,DMA,请求的方案（通常安排,CPU,机器周期,=MM,存取周期）。,27.,试从下面七个方面比较程序查询、程序中断和,DMA,三种方式的,综合性能,。 （,1,）数据传送依赖软件还是硬件； （,2,）传送数据的基本单位； （,3,）并行性； （,4,）主动性； （,5,）传输速度； （,6,）经济性； （,7,）应用对象。,解：比较如下：,（,1,）程序查询、程序中断方式的数据传送主要依赖,软件,，,DMA,主要依赖,硬件,。,（,2,）程序查询、程序中断传送数据的基本单位为,字,或,字节,，,DMA,为,数据块,。 （,3,）程序查询方式传送时，,CPU,与,I/O,设备,串行,工作； 程序中断方式时，,CPU,与,I/O,设备,并行,工作，现行程序与,I/O,传送,串行,进行；,DMA,方式时，,CPU,与,I/O,设备,并行,工作，现行程序与,I/O,传送,并行,进行。,（,4,）程序查询方式时，,CPU,主动,查询,I/O,设备状态； 程序中断及,DMA,方式时，,CPU,被动,接受,I/O,中断请求或,DMA,请求。 （,5,）程序中断方式由于,软件额外开销时间,比较大，因此传输速度最,慢,； 程序查询方式软件额外开销时间基本没有，因此传输速度,比中断快,；,DMA,方式基本由硬件实现传送，因此速度最,快,；,（,6,）程序查询接口硬件结构最简单，因此最,经济,； 程序中断接口硬件结构稍微复杂一些，因此,较经济,；,DMA,控制器硬件结构最复杂，因此,成本最高,； （,7,）程序中断方式适用于,中、低速,设备的,I/O,交换； 程序查询方式适用于,中、低速,实时处理过程；,DMA,方式适用于,高速,设备的,I/O,交换；,30.,什么是,多重中断,？实现多重中断的,必要条件,是什么？ 解：多重中断是指：当,CPU,执行某个中断服务程序的过程中，发生了更高级、更紧迫的事件，,CPU,暂停,现行中断服务程序的执行,，转去处理该事件的中断，处理完返回现行中断服务程序继续执行的过程。 实现多重中断的,必要条件,是：在现行中断服务期间，中断允许触发器为,1,，即,开中断,。,返回,目录,补充题,： 一、某,CRT,显示器可显示,64,种,ASCII,字符，每帧可显示,72,字,24,排,；每个字符字形采用,7,8,点阵,，即横向,7,点，字间间隔,1,点,，纵向,8,点，排间间隔,6,点,；帧频,50Hz,，采取逐行扫描方式。假设不考虑屏幕四边的,失真,问题，且行回扫和帧回扫均占扫描时间的,20%,，问：,1,）,显存容量,至少有多大？,2,）,字符发生器（,ROM,）容量,至少有多大？,3,）显存中存放的是,那种信息,？,4,）显存地址与屏幕显示,位置如何对应,？,5,）设置,哪些计数器,以控制显存访问与屏幕扫描之间的同步？它们的,模,各是多少？,6,）,点时钟频率,为多少？解：,1,）显存最小容量,=72,248 =1728B 2,）,ROM,最小容量,=64,8,行,8,列,= 512B,（含字间隔,1,点）,3,）显存中存放的是,ASCII,码,信息。,4,）显存每个地址对应一个字符显示位置，显示位置,自左至右,，,从上到下,，分别对应缓存地址,由低到高,。,5,）设置,点计数器、字计数器、行计数器、排计数器,控制显存访问与屏幕扫描之间的同步。,它们的模计算如下： 点计数器模,= 7+1 = 8,行计数器模,= 8 + 6 = 14,字、排计数器的模不仅与扫描正程时间有关，而且与扫描逆程时间有关，因此计算较为复杂。 列方程,： （,72+x,）,0.8 = 72,（,24+y,）, 0.8 = 24,解方程得：,x = 18,，,y = 6,，则： 字计数器模,= 72 + 18 = 90,排计数器模,= 24 + 6 = 30 6,）点频,= 50Hz, 30,排, 14,行, 90,字, 8,点,= 15 120 000Hz = 15.12MHz,二、有一编码键盘，其键阵列为,8,行,16,列,，分别对应,128,种,ASCII,码,字符，采用,硬件扫描方式,确认按键信号，问：,1,）,扫描计数器,应为多少位？,2,）,ROM,容量,为多大？,3,）若行、列号均从,0,开始编排，则当第,5,行第,7,列的键表示字母“,F”,时，,CPU,从键盘读入的二进制编码应为多少（设采用奇校验） ？,4,）参考教材图,5.15,，画出该键盘的,原理性逻辑框图,；,5,）如果不考虑校验技术，此时,ROM,是否可省,？,解：,1,）扫描计数器,= 7,位 （与键的个数有关）,2,）,ROM,容量,= 128, 8 = 128B,（与字符集大小有关）,3,）,CPU,从键盘读入的应为字符“,F”,的,ASCII,码,= 01000110,，其中最高位为奇校验位。,4,）该键盘的原理性逻辑框图见下页，与教材图,5.15,类似，主要需标明参数。,5,）如果不考虑校验技术，并按,ASCII,码位序设计键阵列，则,ROM,编码表可省，此时,7,位计数器输出值即为,ASCII