项目四计数分频电路设计与装调.ppt

项目四计数分频电路设计与装调 专题1二进制计数器专题2十进制计数器专题3任意进制计数器专题4寄存器和移位寄存器任务1二十四进制计数器的仿真与测试任务2二十四进制计数器的制作与测试 本项目就是通过对给定十进制同步计数器CD4518功能表的分析 结合计数分频电路的学习 设计 制作与调试24进制计数器电路 项目电路的功能是对输入脉冲的个数进行递增计数 将计数器D4518输出的二进制代码输入到由74LS48和数码管组成的译码显示电路 并通过译码显示电路将所计的脉冲数显示出来 项目中专题部分详细的介绍了计数器的工作原理和时序电路的分析方法 集成计数器的工作原理及计数器的电路设计 寄存器的工作原理和功能应用 大家在学习过程中要重点把握两点 一是要能够熟练应用时序电路分析方法判断进制时序电路的逻辑功能 二是要能够根据集成计数器的功能表熟练设计不同进制计数器 专题1二进制计数器 4 1 1时序电路分析方法1 确定电路时钟脉冲触发方式 写时钟方程时序电路可分为同步和异步电路 同步时序电路中各触发器的时钟端均与总时钟端相连 即CP1 CP2 CP 这样在分析电路时每一个触发器所受的时钟控制是相同的 异步时序电路中各触发器的时钟端不是完全相同的 故在分析电路时需要分别考虑 以确定各触发器的翻转条件 2 列方程组 驱动方程 次态方程 输出方程驱动方程即为各触发器输入信号的逻辑表达式 它们决定着触发器次态方程 驱动方程必须根据逻辑图的连线得出 次态方程也称状态方程 它表示了触发器次态和现态之间的关系 它是将各触发器驱动方程代入特性方程而得到的 若电路有外部输出 如计数器的进位输出等 可写出电路的输出方程 3 列状态转换表 画状态转换图 时序图状态转换表是将电路所有现态依次列举出来 再分别代入状态方程中求出相应的次态并列成表 状态转换图是将状态转换表变成了图形的形式 时序图即为该电路的波形图 4 分析电路逻辑功能 判断是否具有自启动功能以上归纳的只是一般的分析方法 在分析每个具体的电路时不一定都需要按上述步骤按部就班地进行 例如对于一些简单的电路 有时可以直接列出状态转换表并得到状态转换图 此外 在分析异步时序逻辑电路时 原则上仍然可以按上述步骤进行 不过由于异步时序逻辑电路中的触发器不是共用同一个时钟信号 所以每次电路状态发生转换时 不一定每一个触发器都有时钟 触发 信号到达 而且加到不同触发器上的时钟信号在时间上也可能有先有后 而只有在时钟信号到达时 触发器才会按照状态方程决定的次态翻转 否则触发器的状态将保持不变 因此 在每次电路状态转换时 必须首先确定每一个触发器是否会有时钟信号到达以及到达的时间 然后才能按状态方程确定它的次态 显然 异步时序逻辑电路的分析要比同步时序逻辑电路的分析更复杂一些 例4 1 判断下图的电路功能 1 写出时钟方程CP0 CP1 CP2 CP 2 写出驱动方程J0 Q2 K0 Q2 J1 Q0 K1 Q0 J2 Q1Q0 K2 Q2 3 写出次态方程Q0n 1 Q2Q0 Q2Q0 Q1n 1 Q1Q0 Q1Q0 Q2n 1 Q2Q1Q0 4 列出状态转换表 5 画出状态转换图 6 归纳逻辑功能该电路是一个同步5进制加法计数器 具有自启动功能 状态转换表 状态转换图 4 1 2异步二进制计数器 计数器 用以统计输入时钟脉冲CP个数的电路 计数器的分类 1 按计数进制分二进制计数器 按二进制数运算规律进行计数的电路称作二进制计数器 十进制计数器 按十进制数运算规律进行计数的电路称作十进制计数器 任意进制计数器 二进制计数器和十进制计数器之外的其它进制计数器统称为任意进制计数器 二进制计数器是结构最简单的计数器 但应用很广 2 按数字的变化规律加法计数器 随着计数脉冲的输入作递增计数的电路称作加法计数器 减法计数器 随着计数脉冲的输入作递减计数的电路称作减法计数器 加 减计数器 在加 减控制信号作用下 可递增计数 也可递减计数的电路 称作加 减计数器 又称可逆计数器 也有特殊情况 不作加 减 其状态可在外触发控制下循环进行特殊跳转 状态转换图中构成封闭的计数环 3 按计数器中触发器翻转是否同步分异步计数器 计数脉冲只加到部分触发器的时钟脉冲输入端上 而其它触发器的触发信号则由电路内部提供 应翻转的触发器状态更新有先有后的计数器 称作异步计数器 同步计数器 计数脉冲同时加到所有触发器的时钟信号输入端 使应翻转的触发器同时翻转的计数器 称作同步计数器 异步计数器的计数脉冲没有加到所有触发器的CP端 当计数脉冲到来时 各触发器的翻转时刻不同 分析时 要特别注意各触发器翻转所对应的有效时钟条件 异步二进制计数器是计数器中最基本最简单的电路 它一般由接成计数型的触发器连接而成 计数脉冲加到最低位触发器的CP端 低位触发器的输出Q作为相邻高位触发器的时钟脉冲 1 异步二进制加法计数器必须满足二进制加法原则 逢二进一 1 1 10 即Q由1 0时有进位 组成二进制加法计数器时 各触发器应当满足 每输入一个计数脉冲 触发器应当翻转一次 即用T 触发器 当低位触发器由1变为0时 应输出一个进位信号加到相邻高位触发器的计数输入端 1 JK触发器构成的3位异步二进制加法计数器 用CP脉冲下降沿触发 电路组成 3位异步二进制加法计数器 工作原理 计数器的状态转换表 3位二进制加法计数器状态转换表 时序图 3位二进制加法计数器的时序图 状态转换图 3位二进制加法计数器的状态转换图 圆圈内表示Q2Q1Q0的状态 用箭头表示状态转换的方向 结论 如果计数器从000状态开始计数 在第八个计数脉冲输入后 计数器又重新回到000状态 完成了一次计数循环 所以该计数器是八进制加法计数器或称为模8加法计数器 如果计数脉冲CP的频率为f0 那么Q0输出波形的频率为1 2f0 Q1输出波形的频率为1 4f0 Q2输出波形的频率为1 8f0 这说明计数器除具有计数功能外 还具有分频的功能 2 由D触发器构成的3位异步二进制加法计数器 用CP脉冲上升沿触发 由D触发器构成的3位异步二进制加法计数器 a 电路图 b 时序图 2 异步二进制减法计数器 必须满足二进制数的减法运算规则 0 1不够减 应向相邻高位借位 即10 1 1 组成二进制减法计数器时 各触发器应当满足 每输入一个计数脉冲 触发器应当翻转一次 即用T 触发器 当低位触发器由0变为1时 应输出一个借位信号加到相邻高位触发器的计数输入端 JK触发器组成的3位异步二进制减法计数器 用CP脉冲下降沿触发 3位异步二进制减法计数器 a 逻辑图 b 时序图 3位二进制减法计数器状态表 3位异步二进制减法计数器的状态转换图 圆圈内表示Q2Q1Q0的状态 用箭头表示状态转换的方向 异步二进制计数器的构成方法可以归纳为 N位异步二进制计数器由N个计数型 T 触发器组成 若采用下降沿触发的触发器加法计数器的进位信号从Q端引出减法计数器的借位信号从Q端引出若采用上升沿触发的触发器加法计数器的进位信号从Q端引出减法计数器的借位信号从Q端引出N位二进制计数器可以计2N个数 所以又可称为2N进制计数器 异步计数器的特点 异步计数器的最大优点是电路结构简单 其主要缺点是 由于各触发器翻转时存在延迟时间 级数越多 延迟时间越长 因此计数速度慢 同时由于延迟时间在有效状态转换过程中会出现过渡状态造成逻辑错误 基于上述原因 在高速的数字系统中 大都采用同步计数器 5 2 2同步二进制计数器同步计数器中 各触发器的翻转与时钟脉冲同步 同步计数器的工作速度较快 工作频率也较高 1 同步二进制加法计数器 1 设计思想 所有触发器的时钟控制端均由计数脉冲CP输入 CP的每一个触发沿都会使所有的触发器状态更新 应控制触发器的输入端 可将触发器接成T触发器 当低位不向高位进位时 令高位触发器的T 0 触发器状态保持不变 当低位向高位进位时 令高位触发器的T 1 触发器翻转 计数加1 2 当低位全1时再加1 则低位向高位进位 1 1 1011 1 100111 1 10001111 1 10000 可得到T的表达式为 T0 J0 K0 1T1 J1 K1 Q0T2 J2 K2 Q1Q0T3 J3 K3 Q2Q1Q0 4位二进制加法计数器的状态转换表 4位同步二进制加法计数器的时序图 4位同步二进制加法计数器 T0 J0 K0 1T1 J1 K1 Q0T2 J2 K2 Q1Q0T3 J3 K3 Q2Q1Q0 2 同步二进制减法计数器 1 设计思想 所有触发器的时钟控制端均由计数脉冲CP输入 CP的每一个触发沿都会使所有的触发器状态更新 应控制触发器的输入端 可将触发器接成T触发器 当低位不向高位借位时 令高位触发器的T 0 触发器状态保持不变 当低位向高位借位时 令高位触发器的T 1 触发器翻转 计数减1 2 触发器的翻转条件是 当低位触发器的Q端全1时再减1 则低位向高位借位 10 1 1100 1 111000 1 11110000 1 1111 可得到T的表达式为 4位二进制减法计数器的状态转换表 3 同步二进制可逆计数器将加法和减法计数器综合起来 由控制门进行转换 可得到可逆计数器 S为加 减控制端S 1时 加法计数S 0时 减法计数 4位同步二进制可逆计数器 专题2十进制计数器 虽然二进制计数器有电路结构简单 运算方便等优点 但人们仍习惯于用十进制计数 特别是当二进制数的位数较多时 要较快地读出数据就比较困难 因此 数字系统中经常要用到十进制计数器 十进制计数器的每一位计数单元需要有十个稳定的状态 分别用0 9十个数码表示 直接找到一个具有十个稳定状态的元件是非常困难的 目前广泛采用的方法 是用若干个最简单的具有两个稳态的触发器组合成一位十进制计数器 如果用M表示要求的计数器的模数 N表示组成计数器的触发器个数 则应有2N M的关系 对于十进制计数器而言 M 10 则N至少为4 即由四位触发器组成一位十进制计数器 前面已经讨论了 四位触发器可组成四位二进制计数器 有16个状态 用其组成十进制计数器只需10个状态来分别对应0 9十个数码 而需剔除其余的6个状态 这种表示一位十进制数的一组四位二进制数码 称为二一十进制代码或称BCD码 所以十进制计数器也常称为二一十进制计数器 从四位二进制的16组数码中选取10组二一十进制代码的方法称为编码 常见的BCD码有 8421 码 2421 码 5421 码等 下面通过两个具体电路来说明十进制计数器的功能及分析方法 下图是两个异步十进制计数器的逻辑电路图 从图中可见 各触发器的时钟脉冲端不受同一脉冲控制 各个触发器的翻转除受J K端控制外还要看是否具备翻转的时钟条件 异步10进制计数器 图 a 所示的电路分析步骤如下 1 写出时钟方程CP1 CP CP2 Q1 CP3 CP CP0 Q3 2 写出驱动方程J1 Q3 K1 1 J2 1 K2 1 J3 Q2Q1 K3 1 J0 1 K0 1 3 写出次态方程此时要特别注意各触发器次态变化的时刻Q1n 1 Q3Q1CP1 Q2n 1 Q2CP2 Q3n 1 Q3Q2Q1CP3 Q0n 1 Q1CP0 4 列出状态转换表 图 a 的状态转换表 由上表可画出图 a 的时序图和状态转换图 由转换图可知该电路是具有自启动功能的 图 a 的时序图和状态转换图 5 归纳逻辑功能由状态转换表 时序图或状态转换图均可得出 图 a 所示电路是5421BCD码的异步十进制加法计数器 将图 a 中高位触发器移至低位 即为图 b 所示电路 图 b 的状态转换表 按照上述方法 可列出图 b 的状态转换表及时序图和全状态转换图 可见 图 b 是8412BCD码的异步加法计数器 也具有自启动功能 图 b 的全状态转换图和时序图 专题3任意进制计数器 4 3 1异步集成计数器74901 逻辑符号7490的全称为二一五一十进制计数器 逻辑符号如图 其芯片具有14个外引线端子 电源Ucc 5端 地GND 10端 及空端子 4 13端 未在图中表示出来 2 电路功能 复位当复位输入端R01R02 1 置9输入端S91S92 0时 使各触发器清零 实现计数器清零功能 置9当置9输入端S91S92 1 复位输入端R01R02 0时 可实现计数器置9功能 即当计数器连接成8421BCD码方式 则置9为1001 当计数器连接成5421BCD码方式 则置9为1100 因复位和置9均不需要时钟脉冲作用 因此又称为异步复位和异步预置9 计数当S91S92 0和R01R02 0时 各触发器恢复触发器功能而实现计数功能 究竟按什么进制计数 则依据外部接线情况而定 可分别实现二 五 十等进制计数 时钟脉冲CPA CPB下降沿有效 7490功能表 3 构成任意进制计数器 例1用7490构成六进制加法计数器 解 上图 a 是一个用7490集成计数器构成的六进制计数器 b 是它的时序图 图中 将QA接CPB 计数脉冲由CPA接入 使7490连接成8421BCD码加计数器 若将QC QB反馈至R01和R02端 当计数至0110时 迫使计数器复位 因此计数器实际计数循环为0000 0101六个有效状态 跳过了0110 1001四个无效状态 构成模6计数器 从时序图可见 0110 状态有一个极短暂的过程 一旦计数器复位该状态就消失了 这种用反馈复位使计数器清零跳过无效状态 构成所需进制计数器的方法 称为 反馈复位法 例2用7490构成82进制计数器解 下图 a 为由两片7490构成的82进制计数器 其中每一片7490均接成8421BCD码十进制计数器形式 将个位片的进位输出QD接至十位片的计数脉冲输入端CPA 两片7490就级联成一个8421BCD码的100进制计数器 当十位片计数至 8 即1000 和个位片计数至 2 即0010 时 与门输出高电平 使计数器复位 与门输出又是82进制计数器的进位输出端 可获得脉冲的82分频信号 由此可见 运用反馈复位法 改变与门输入端接线 7490集成芯片可构成任意进制计数器 图 a 电路的缺点是可靠性较差 当计数到82值时 与门立刻输出正脉冲使计数器复位 迫使计数器迅速脱离82状态 所以正脉冲极窄 由于器件制造的离散性 集成计数器的复位时间有长有短 复位时间短的芯片一旦复位变为0 正脉冲立刻消失 这就可能使复位时间较长的芯片来不及复位 于是计数不能恢复到全0状态 造成误动作 为了克服这一缺点 常采用图 b 所示的改进电路 当计数到82值时 与非门输出负脉冲将基本RS触发器置1 使计数器复位 基本触发器的作用是将与非门输出的反馈复位窄脉冲锁住 直到计数脉冲作用完 对下降沿触发器指的是0期间 为止 因而端输出脉冲有足够的宽度 保证计数器可靠复位 到下一个计数脉冲上升沿到来时 RD 0 基本触发器置0 将复位信号撤消 并从CP脉冲下降沿开始重新循环计数 若使用上升沿触发的触发器构成的计数器 图 b 中的与非门改为与门即可 4 3 2同步集成计数器74161 1 电路功能下图是同步四位二进制计数器74161的常用逻辑电路符号 它有16个外引线端子 除电源VCC 16端 及地GND 8端 外 其余常用的输入 输出端子均在图中表示出来 异步清零当Cr 0时 计数器为全零状态 因清零不需与时钟脉冲CP同步作用 因此称为 异步清零 清零控制信号Cr低电平有效 同步预置当清零控制端Cr 1 使能端P T 1 预置控制端LD 0时 电路完成同步预置数功能 即 在CP脉冲上升沿作用下 计数器输出QDQCQBQA DCBA 保持功能当LD Cr 1时 只要P T中有一个为0 即封锁了四个触发器的J K端使其全为0 此时无论有无脉冲 各触发器状态保持不变 计数当LD Cr P T 1时 电路完成四位同步二进制加法计数器功能 当此计数器累加到 1111 状态时 溢出进位输出端OC输出一个高电平的进位信号 74161功能表 2 构成任意进制计数器74161是集成同步四位二进制计数器 也就是模16计数器 用它可构成任意进制计数器 有以下两种方法 1 反馈复位法与7490集成计数器一样 74161也有异步清零功能 因此可以采用 反馈复位法 使复位输入端为零 迫使计数器在正常计数过程中跳过无效状态 实现所需进制的计数器 例3用 反馈复位法 使74161构成十进制计数器 解 下图是用74161构成的十进制计数器 当计数器从0000状态开始计数 计到1001时 计数器正常工作 当第十个计数脉冲上升沿到来时计数器出现1010状态 与非门立刻输出 0 使计数器复位至0000状态 使1010为瞬间状态 不能成为一个有效状态 从而完成一个十进制计数循环 反馈复位法实现十进制计数器 2 反馈预置法利用74161具有的同步预置功能 通过反馈使计数器返回至预置的初态 也能构成任意进制计数器 例4用74161集成计数器通过 反馈预置法 构成十进制计数器 解 图 a 所示为按自然序态变化的十进制计数器电路 图中A B C D 0 Cr 1 当计数器从QDQCQBQA 0000开始计数后 计到第九个脉冲时 QDQCQBQA 1001 此时与非门G输出 0 使LD 0 为74161同步预置作好了准备 当第十个CP脉冲上升沿作用时 完成同步预置使QDQCQBQA DCBA 0000 计数器按自然序态完成0 9的十进制计数 与用异步复位实现的反馈复位法相比 这种方法构成的N进制计数器 在第N个脉冲到来时 输出端不会出现瞬间的过渡状态 另外 利用74161的进位输出端OC 也可实现反馈预置构成任意进制计数器 例如把74161的初态预置成QDQCQBQA 0110状态 利用溢出进位端形成反馈预置 则计数器就在0110 1111的后十个状态间循环计数 构成按非自然序态计数的十进制计数器 如图 b 所示 当计数模数M 16时 可以利用74161的溢出进位信号去链接高四位的74161芯片 构成八位二进制计数器等 读者可自行思考实现的方案 用 反馈预置法 构成的十进制计数器 专题4寄存器和移位寄存器 4 4 1寄存器寄存器要存放数码 必须有以下三个方面的功能 数码要存得进 数码要记得住 数码要取得出 因此寄存器中除触发器外 通常还有一些控制作用的门电路相配合 在数字集成电路手册中 寄存器通常有 锁存器 和 寄存器 之别 实际上 锁存器 常指用同步型触发器构成的寄存器 而一般所说的 寄存器 是指用无空翻现象的时钟触发器 即边沿型触发器 构成的寄存器 下图为由触发器组成的四位数码寄存器 将欲寄存的数码预先分别加在各触发器的输入端 在存数指令 脉冲上升沿 的作用下 待存数码将同时存入相应的触发器中 又可以同时从各触发器的端输出 所以称其为并行输入 并行输出的寄存器 四位数码寄存器 这种寄存器的特点是在存入新的数码时自动清除寄存器的原始数码 即只需要一个存数脉冲就可将数码存入寄存器 常称其为单拍接收方式的寄存器 集成寄存器的种类很多 在掌握其基本工作原理的基础上 通过查阅手册可进一步了解其特性并灵活应用 4 4 2移位寄存器 寄存器中存放的各种数据 有时需要依次移位 或低位向相邻高位移动或高位向相邻低位移动 以满足数据处理的需求 如 将一个四位二进制数左移一位相当于该数进行乘以2运算 右移一位相当于该数进行除以2的运算 具有移位功能的寄存器称为移位寄存器 一 单向移位寄存器由D触发器构成的右移寄存器如图所示 左边触发器的输出接至相邻右边触发器的输入端D 输入数据由最左边触发器FF0的输入端D0接入 D0为串行输入端 Q3为串行输出端 Q3 Q0为并行输出端 设寄存器的原始状态为Q3Q2Q1Q0 0000将数据1101从高位至低位依次移至寄存器时 因为逻辑图中最高位寄存器单元FF3位于最右侧 因此待存数据需先送入最高位数据 则 设寄存器的原始状态为Q3Q2Q1Q0 0000将数据1101从高位至低位依次移至寄存器时 因为逻辑图中最高位寄存器单元FF3位于最右侧 因此待存数据需先送入最高位数据 则第一个CP 到来时 Q3Q2Q1Q0 0001第二个CP 到来时 Q3Q2Q1Q0 0011第三个CP 到来时 Q3Q2Q1Q0 0110第四个CP 到来时 Q3Q2Q1Q0 1101 单向右移寄存器 此时 并行输出端Q3Q2Q1Q0的数码与输入相对应 完成了将四位串行数据输入并转换为并行数据输出的过程 其工作时序图由上图 b 所示 显然 若以端Q3作为输出端 再经4个CP脉冲后 已经输入的并行数据可依次从Q3端串行输出 即可组成串行输入 串行输出的移位寄存器 如果将右边触发器的输出端接至相邻左边触发器的数据输入端 待存数据由最右边触发器的数据输入端串行输入 则构成左移移位寄存器 请读者自行画出该电路图 除用触发器外 也可用JK RS触发器构成寄存器 只需将JK或RS触发器转换为D触发器功能即可 但T触发器不能用来构成移位寄存器 二 双向移位寄存器在单向移位寄存器的基础上 增加由门电路组成的控制电路就可以构成既能左移也能右移的双向移位寄存器 下图所示为集成双向移位寄存器74194的逻辑图和逻辑符号 1 电路结构四位双向通用移位寄存器74194 74LSl94 74S194等 的逻辑图由4个下降沿触发器的RS触发器和四个与或 非 门及缓冲门组成 对外共有16个引线端子 其中第16端为电源Ucc端子 8端为地端子 A B C D 3 6端子 为并行数据输入端 QA QB QC QD 15 14 13 12端子 为并行输出端 DL 7端子 为左移串行数据输入端 DR 2端子 为右移串行数据输入端 Cr 1端子 为异步清零端 CP 11端子 为脉冲控制端 S1 S0 9 10端子 为工作方式控制端 2 逻辑功能 1 异步清零当Cr 0时 经缓冲门G2送到各RS触发器一个复位信号 使各位触发器在该复位信号作用下清零 因为清零工作不需要CP脉冲的作用 称为异步清零 移位寄存器正常工作时 必须保持Cr 1 高电平 2 静态保持功能当CP 0时 各触发器没有时钟变化沿 因此将保持原来状态 3 正常工作时 并行置数 当S1S0 11时 4个与或 非 门中自上而下的第三个与门被打开 其它三个与门关闭 并行输入数据A B C D在时钟脉冲上升沿作用下 送入各RS触发器中 即各触发器的次态为 QAQBQCQD n 1 ABCD 右移 当S1S0 01时 4个与或 非 门中自上而下的第一个与门打开 右移串行输入数据DR送入FFA触发器使QAn 1 DR QBn 1 QA 在CP脉冲上升沿作用下完成右移 左移 当S1S0 10时 4个与或 非 门中自上而下的第四个与门打开 左移串行数据DL送入FFD触发器使QDn 1 DL QCn 1 QDn 在CP脉冲上升沿作用下完成左移 保持 动态保持 当S1S0 00时 4个与或 非 门中自上而下的第二个与门打开 各触发器将其输出送回自身输入端 所以 在CP脉冲作用下 各触发器仍保持原状态不变 集成移位寄存器74194具有清零 静态保持 并行置数 左移 右移和动态保持功能 是功能较为齐全的双向移位寄存器 其逻辑功能如下表 四位双向移位寄存器74194的功能表 任务1二十四进制计数器的仿真与测试 仿真内容 1 单击电子仿真软件Multisim10基本界面元件工具条上的 PlaceTTL 按钮 从弹出的对话框 Family 栏中选择 74LS 再在 Component 栏中选取 74LS00D 1只 74LS248N 2只 将它们放置在电子平台上 2 单击元件工具条中的 PlaceCMOS 按钮 在弹出的对话框中 在 Family 栏中选择 CMOS 5V 再在 Component 栏中选取 4518BD 5V 1只 如仿真图一所示 将它们放置在电子平台上 3 从元件工具条中调出其它元件 连成24进制计数器仿真电路 如仿真图二所示 4 CLK CP1 的计数脉冲用单刀双掷开关模拟 开启仿真开关 记录并分析仿真结果 仿真图一 仿真图二 记录表 实训报告 1 画出仿真电路图 2 分析二十四进制计数器工作原理 3 记录并分析仿真结果 任务2二十四进制计数器的制作与测试 4 6 1电路功能介绍如图所示 计数器CD4518对输入的脉冲进行计数 计数结果送入字符译码器并驱动数码管 使之显示单脉冲发生器产生的脉冲个数 24进制计数及显示实训电路图 4 6 2电路连接调试 CD4518功能表 1 连接电路初步了解CD4518 74LS48和数码管的功能 确定CD4518 74LS48 74LS00的管脚排列 了解各管脚的功能 CD4518功能如表4 10 检测器件 按实训电路图连接电路 检查电路 确认无误后再接电源 2 电路逻辑关系检测记录输入脉冲数 同时记录数码管显示的数字 并将结果填入表中 24进制电路显示测试表