Cadence利用手册

Cadence利用参考手册微电3%研究所殁必宣2000年7月目录概述错误!未定义书签Cadence 概述错误!未定义书签。ASIC设计流程错误!未定义书签。第一章Cadence利用基础错误!未定义书签。Cadence软件的环境设置错误!未定义书签。Cadence软件的启动方式错误!未定义书签。库文件的治理错误!未定义书签。文件格式的转化错误!未定义书签。如何利用在线帮忙错误!未定义书签。本手册的组成错误!未定义书签。第二章Verilog-XL的介绍错误!未定义书签。3. 1环境设置错误!未定义书签。Verilog-XL的启动错误!未定义书签。Verilog -XL的界面错误!未定义书签。Verilog-XL的利用例如错误!未定义书签。Verilog-XL的有关帮忙文件错误!未定义书签。第四章 电路图设计及电路模拟错误!未定义书签。电路图设计匚具Composer错误!未定义书签。设置错误!未定义书签。用户界面及利用方式错误!未定义书签。利用例如错误!未定义书签。相关在线帮忙文档错误!未定义书签。电路模拟匚具Analog Artist错误!未定义书签。设置错误!未定义书签。启动错误!未定义书签。用户界面及利用方式错误!未定义书签。相关在线帮忙文档错误!未定义书签。第五章自动布局布线错误!未定义书签。Cadence中的自动布局布线流程错误!未定义书签。用AutoAbgen进行自动布局布线库设计错误!未定义书签。第六章版图设计及其验证错误!未定义书签。版图设计大师Virtuoso Layout Editor错误!未定义书签。设置错误!未定义书签。启动错误!未定义书签。用户界面及利用方式错误!未定义书签。利用例如错误!未定义书签。相关在线帮忙文档错误!未定义书签。版图验证工具Dracula错误!未定义书签。Dracula利用介绍错误!未定义书签。相关在线帮忙文档错误!未定义书签。第七章skill语言程序设计错误!未定义书签。skill语言概述错误!未定义书签。skill语言的大体语法错误!未定义书签。Skill语言的编程环境错误!未定义书签。面向工具的skill语言编程错误!未定义书签。附录1技术文件及显示文件例如.一错误!未定义书签。附录2 Verilog-XL实例文件错误!未定义书签。123. ram_syls_8052 4. TSMC库文件错误!未定义书签。错误!未定义书签。错误!未定义书签。错误!未定义书签。附录3 Dracula命令文件错误!未定义书签。概述作为流行的EDA工具之一，Cadence 一直以来都受到了广大EDA工程师的 青睐。但是Cadence的利用之繁琐，又给广大初学者带来了很多麻烦。作为一 名过来人，本人对此深有体会。本着为初学者抛砖引玉的目的，本人特意编写 了这本小册子，将自己数年来利用Cadence的体会加以总结，希望会对列位同 行有所帮忙。本册子的本意在于为初学者指路，故可不能对个别工具进行很详 细的介绍，只是对初学者可能常常利用的一些工具加以粗略的介绍。其中可能 还清列位同行加以指正。Cadence 概述Cadence是一个大型的EDA软件，它几乎能够完成电子设计的方方面面， 包括ASIC设计、FPGA设计和PCB板设计。与众所周知的EDA软件Synopsys相 较，Cadence的综合工具略为逊色。但是，Cadence在仿真、电路图设计、自动 布局布线、版图设计及验证等方面却有着绝对的优势。Cadence与Synopsys的 结合能够说是EDA设计领域的黄金同伴。另外，Cadence公司还开发了自己的 编程语言skill,并为其编写了编译器。由于skill语言提供编程接口乃至与C 语言的接口，因此能够以Cadence为平台进行扩展，用户还能够开发自己的基 于Cadence的工具。事实上，整个Cadence软件能够明白得为一个搭建在skill 语言平台上的可执行文件集。所有的Cadence工具都是用Skill语言编写的， 但同时，由于Cadence的工具太多，使得Cadence显得有点凌乱。这给初学者 带来了更多的麻烦。Cadence包括的工具较多，几乎包括了 EDA设计的方方而面。本小册子旨 在向初学者介绍Cadence的入门知识，因此不可能而而具到，只能依照ASIC 设计流程，介绍一些ASIC设计者经常使用的工具，例如仿真工具Verilog-xl, 布局布线工具Preview和Silicon Ensemble,电路图设计工具Composer,电路模 拟工具Analog Artist,版图设计工具Virtuoso Layout Editor,版图验证工具 Dracula,最后介绍一下Skill语言的编程。ASIC设计流程设计流程是标准设计活动的准那么，好的设计流程关于产品的成功相当重 要。本行将通过与具体的EDA匚具（Synopsys和Cadence ）相结合，归纳出一 个实际可行的ASIC设计的设计流程。图1-1是实际设计进程中较经常使用的 一个流程。（接下一页）门阵列、标 准单元库图11 ASIC设计流程图这是深亚微米设计中较经常使用的设计流程。在该设计流程中，高层次综合和底层的布局布线之间没有明显的界限，高层设计时必需考虑底层的物理实 现（高层的划分与布局计划）。同时，由于内核（Core）的行为级模型有其物理 实现的精准的延时信息，使得设计者可在设计的初期兼顾芯片的物理实现，从 而能够较精准的估量互连的延时，以达到关键途径的延时要求。同时，布局布 线后提取的SDF文件将被反标到综合后的门级网表中以验证其功能和时序是不 是正确。从该流程中可看出，在实际设计中较经常使用到的Cadence的工具有 Verilog HDL仿真工具Verilog-XL,电路设计工具Composer,电路模拟工具 Analog Artist,版图设计工具 Virtuoso Layout Editor,版图验证工具 Dracula 和Diva和自动布局布线工具Preview和Silicon Ensemble 本册子将对这些 工具作一个初步介绍。若是读者想进一步了解某个软件的利用，可参考本册子 提供的相关在线文档以进一步熟练。第一章Cadence利用基础Cadence软件的环境设置要利用Cadence,必需在自己的运算机上作一些相应的设置，这些设置包 括很多方而，而且不同的工具可能都需要进行各自的设置。读者若是碰到这方 而的问题，能够参考一下openbook中的Configuration Guides及各匚具的user guide 或 ref erence,其访问的 方式是 main menu- System Administration- Configuration Guides。但作为初学者，只需进行以下几项设置：1 . . cshrc文件的设置第一要在自己的.cshrc文件中设置Cadence软件所在的途径，所利用 的licence文件等。下面的代码为.cshrc中设置的一个简单例如，其 中 Cadence 所在的目录为/EDA04/cds97a/.# #Cadence#setenv CDSROOT /EDA04/cds97a setenv CDS INST DIR /EDA04/cds97a set path - (Spa th $CDS INST DIR/tool s/dfll/b in$CDS_ INSTDIR/tools/bin)setenv LLLICENSEFILE /EDA04/cds97a/share/license/关于某些Cadence中的工具也必需在.cshrc中进行一些设置。2 . .cdsenv文件设置.cdsenv文件中包括了 Cadence软件的一些初始设置，该文件是用Skill 语言写成的。Cadence可直接执行。3 . . cdsinit 设置与.cdsenv 一样，.cdsinit中也包括了 Cadence软件的一些初始化设置， 该文件是用Skill语言写成的。在Cadence启动时，会第一自动挪用这 两个文件并执行其中的语句。假设仅为初学，能够不编写这两个文件， Cadence会自动挪用隐含的设置。假假想更改设置，可参考一些模板文 件进行编写。在install_dir/tools/dfII/cdsuser目录下有一些隐含 的模板文件。下而是一个简单的.cdsinit文件：; Tutorial .cdsinit file;By：Cris Reeser/Diane Goldberg;Created: Oc tober 10, 1995;This initialization file contains the settings necessary to;successfully run the Cell Design tutorial. Some of these may ;be redundant, if your si te uses a site ini tializat ion file.;For further information on initialization files, read the;comments in the /samples/local/cdsini t file.;Human Interface Environment SettingshiiSe tFont (text ”-adobLcourieLbold-r-*-*-12-*”)hiSetFormPosi tion (603:500)hinestLimit 5hiSetUndoLimit(lO)h i Exp er t Mo de (nil)window (1)us eScroll bars twindow backings tore tenvSetVal (layout ” xSnapSpacing floatenvSetVal (layout ySnapSpacing 9 floatenvSetVal (layout ” segSnapMode , string anyAngle )envSetVal (layout ”stopLevel 9 int 20) envLoadFile/二/ cdsenv;Bindkey Settingsload (prependins tallPa th (samples/local/)load (prependins tallPa th (samples/1 ocal/);RESIZE CIW;CIW;Note, hi Flush 0 is used as a workaround to display problem with;resizing windows in SKILL.hiFlush0hi ResizeWindow (window (1) list (3:3 750:200)Tutorial CustomizationsetSki 1 IPa thtechFiles 0;Welcome the user fprin tf (poport* nfprintf (poport Welcome to the SRAM Compiler. . . %s nz getShellEnvVar( USER ) printf( n )print f ( Done with ini tialization. n ) printf(* |n ”) printf( n )printf( n )从中可看出，Skill语言的语法与C语言的较为类似。通过必然的学习后 就很容易把握。4 .文件的设置若是用户需要加入自己的库，那么能够修改自己的库治理文件。关于第 次利用Cadence的用户，Cadence会在用户的当前目录下生成一个文 件，用户通过CIW生成一个库时，Cadence会自动将其加入文件中。下 面是一个简单的Cadence库治理文件的例如：DEFINEourTechLib/EDAH0ME01/s t uden ts/dhf/sram/dual/ourTechLibDEFINE sram /EDAH0ME01/s t uden t s/dhf/sram/du a 1/sr amDEFINE basic $CDS_INSTDIR/tools/dfII/etc/cdslib/basicDEFINEsample$ CDS_INST_DIR/tools/dfll/samples/edslib/sample DEFINE analogLib/EDA04/cds97a/tools/dfll/e tc/cdslib/ar tis t/analogLib DEFINE pCells /EDAHOMEOl/students/dhf/sram/dua 1/pCel 1 s DEFINE hhh /EDAHOMEOl/students/dhf/sram/dual/hhh其中，DEFINE为库概念的保留字，ourTechLib、sram等为所概念 的库的名字，最后的字符串为保留库的实际的物理目录。5 .技术库的生成技术文件库关于IC设计而言是超级重要的，其中包括了很多设计中所 必需的信息.关于版图设计者而言，技术库就显得更为重要了。要生成 技术文件库，必需先编写技术文件。技术文件要紧包括层的概念，符号 化器件的概念，层、物理和电学规那么和一些针对特定的Cadence工具 的规那么的概念，例如自动布局布线的一些规那么，版图转换成GDSH 时所用到的层号的概念。技术文件的编写可参考openbook中有关技术 文件的介绍并参考相应的模板来进行。其访问顺序为Main Menu-IC Tools-Design FramWork II-Technology File Helpo 附录 1 中有一个简 单的技术文件例如。技术文件编好以后，就能够够依照以下几步生成技 术库：（1） 点击CIW中的File菜单项选择择其中的New项中的Library项 （如图21所示），弹出图22所示的表格。（2） 在Name项中输入所需的名字如myTecLib。维持如下图的设置， 点击。匕 弹出如图23所示的对话框。（3） 在对话框中输入编好的技术文件名如，这时，技术文件必需在 启动Cadence的当前目录。点击ok。（4） 通过一段时刻后，在CIW的显示区会显现一个提示Library myTecLib is created successfully.关于非工艺库的生成与工艺库大体相同，只是在2-2当选择attach toexited technology file,并在接下来的进程当选择相应的工艺库。图2- 1图2 26 .显示文件的设置文件操纵Cadence的显示。其大体语法可参考openbook中的相应的介 绍。附录1中包括了一个的例如。Cadence软件的启动方式完成了一些必要的设置(对初学者只需设置.cshrc文件即可，其他设置都用 隐含设置，等熟练了一些以后，再进一步优化自己的利用环境)，就能够够启动 Cadence软件。启动Cadence软件的命令有很多，不同的启动命令能够启动不 同的工具集，经常使用的启动命令有icfbjcca等，也能够单独启动单个工具， 例如启动 Viruoso Layout Editor 能够用 layoutPlus 来启动,Silicon Ensemble 能 够用sedsm来启动。以icfb为例，先在UNIX提示符下输入icfb&,再按回车， 通过一段时刻,就会显现如图2 4所示的CIW ( Command Interpreter Window) 窗口。从CIW窗口就能够够挪用许多工具并完成许多任务。CIW窗口是利用Cadence时碰到的第一个窗口，是Cadence要紧的用户界 面。它要紧包括以下几个部份：1. Title Bar显示利用的软件名及log文件目录。如图2 4中的最上 一行 icfb-Iog:/ EDAHOME01/stiidents/dhf/o2. Menu Banner3. Output Area输出Cadence对用户命令的反映。4. Input Line可用来输入Skill命令。5. Mouse Bindings Line显示捆绑在鼠标左中右三键上的快捷键。6. Scrolling bar to Scroll Through the Log FileCadence将许多经常使用工具集成在一块以完成一些典型的任务，图25 总结了一些经常使用的启动命令及其可利用的工具。用户可依照自己的需要选 择最少的命令集。图 2 4 CIW 窗口4.4.1 executableSizeWhat you might have used beforeType of task you are doingFront EndicdeScdsOBasic digital and analog design entryicdsScdsQFront end design *c* plus digital design environment including PIC, Synergy, TiDS, CSI)ternsMcat 1st 10Front end anlog mixed sign% and microwave design ieds plus anaLogj mixed, signal and microwave environment and DIVA LVS)iccaXLcds3Front end design with floorplanning (ieds plus Preview)Layoutl砌 oatScdslBasic layout design with mteractive DRClaoutPlusMcds2Basic, layout design with automated design tools and interactive verification payout plus LAS, Compactor, DIVA, InQuery, DLE)Place andiccaLcds3Cell based, chip assembly (Preview,RouteCell Ensemble, Block Ensemble)Systemssw匕Ssw6Printed circuit board, design (includes interf3.ee to Allegro)msfbLcatistl2Mixed-Signal IC Design. ExcludesPlace- and Route software记fbXLcds3, ccrtistl3Front to back design. (includes most Cadence tools; no Dracula or Vampire)图2 5 Cadence启动命令库文件的治理启动了 Cadence后，就能够够利用File菜单成立自己的工作库，点击CIW 窗口上的File菜单，选定其中的New lib项，弹出如图2 2所示的对话框，输 入库名并选择相应的工艺库，然后选择ok,这时在CIW的显示区会显现如下提 示：The lib is created successfully!新建的库是一个空的库，里而什么也没有，用户可在库中生成自己所需的 单元。例如能够生成一个反相器单元，并为其生成一个电路及一个版图视图， 其流程如下：1. 选择File菜单中的New项，并选择Cellview项，那么弹出如图2-6所示的对话框，选择所需的库并输入单元名inv,并选择视 图类型Schematic,再点击ok按钮。那么弹出如图27所示的 窗口。2. 用Add菜单中的Component命令挪用analogLib中的单元，输 入PMOS和NMOS管和电源和地.如图28所示。3. 点击Check and save命令保留。用一样的流程可生成inv的版图视图。利用Tools中的library manager能够对库进行治理。Create Mew Fileg 小找气w德 /CWM户 rBLibrary NameCell NameView NameCancel DefaultsToolLibrary path fileO ncnwe L: nouffeSubSclectPt图2-7图2 8文件格式的转化Cadence有自己的内部数据格式，为了与其他ED A软件之间进行数据互换， Cadence提供内部数据与标准数据格式之间的转换。点击CIW的File菜单中的 Import可将各类外部数据格式转换成Cadence内部数据格式，利用CIW的File 菜单中的Export可将各类Cadence内部数据格式转换成外部标准数据格式。如何利用在线帮忙学习Cadence的最好教材是利用在线帮忙，Cadence的在线帮忙是用 openbook命令来启动的。在UNIX提示符下输入openbook&并回车就能够够启 动在线帮忙。要拷贝在线帮忙中的文件能够先按下control键，并用左键进行选 择，然后用copy进行拷贝。若是想要明白一些关于如何利用openbook的技术， 可在系统提示符下输入openbook help &即可。本手册的组成在本手册中将依照ASIC设计流程别离在第三章介绍高层的HDL工具，例 如Verilog仿真工具Verilog-xL第四章介绍电路图设计工具Composer及电路 模拟工具Analog Artist。第五章介绍自动布局布线Preview和Silicon Ensembleo 第六章介绍版图设计工具Virtuoso Layout Editor和验证工具Dracula和Diva。 第七章将介绍Skill语言的编程。第二章VerilogXL的介绍人们在进行电子设计时较经常使用的输入方式有两种，一种为硬件描述语 言，一种为电路图输入。随着ASIC设计技术的进展，以HDL作为输入的设计 方式已成为ASIC设计的主流。目前较经常使用的硬件描述语言有VHDL和 Verilog两种。相对而言，Verilog在工业上用的较为平常。故本小册子的讨论 集中在Verilog o作为EDA设计的主流软件之一，Cadence提供了对Verilog 及VHDL的壮大支持。尤其是Verilog,Cadence很早就引入了 Verilog.并为其开 发了一整套工具。而其中最超卓的当数Verilog的仿真工具Verilog-XLo Verilog-XL 一直以其友好的用户界而及壮大的功能而受到广大Verilog用户的 青睐。本章将分五个方而一一对对其进行一个较为详尽的介绍。3. 1环境设置关于一样的Cadence的用户而言，可能不需要进行任何设置就可启动 Verilog-XL。用户可输入以下命令看自己是不是可访问Verilog-XL：which verilog若是能够访问Verilog-XL.会有类似如下的反映： /EDA04/cds97a/ tools/bin/verilog不然，必需在.cshrc顶用set path命令加入以上途径。Verilog.XL 的启动Verilog-XL的启动命令为verilog.它能够附带很多可选项，下而是其各选 项及其意义：Valid host command options for verilog：- f read host command arguments from file- v specify library file- y specify library directorycompile onlyenter interactive mode immediately-i input from command filer restart from a saved data structure-1 (filename-k set log file name set key file name-uconvert identifiers to upper case-tset full traceqquiet-ddecompile data structureSpecial behavioral performance options (if licensed)：+turbospeed up behavioral simulation.+turbo+2+turbo with second level optimizations.+turbo+3+turbo+2 with third level optimizations.+listcountsgenerate code for maintaining information for $listcounts+no_turbo dont use a VXL-TURBO license.+noxldisable XL acceleration of gates in all modulesSpecial environment invocation options (if licensed)：+guiinvoke the verilog graphical environment下而是几个简单的利用例如，在UNIX提示符下输入这些命令即可启动Verilog-XL：Example host commands to run VERILOG:verilogverilog fl f2 f3verilog -sverilog -r -1 -kverilog -r -siverilog -dqcr一样较经常使用的启动方式是:verilog -s +gui -v libname -f scriptFile sourcefilename & 其中，libname为所使用的库的名字，scriptFile为用可选项编写的命令文件。Verilog-XL 的界面运行以上的启动命令后，若是未发生什么错误，就会弹出以下图所示的用 户界而，这确实是Verilog-XL的SimControl窗口，从该图形界而中，可操纵仿真的执行。图3 1 Verilog-XL的图形界面Verilog-XL的图形界面要紧有以下几个窗口：1. SimControlSimControl窗口是要紧的仿真操纵窗口，当用带有+ gui选项的verilog命 令启动Verilog-XL时，就会弹出那个窗口。通过那个窗口，用户能够显示 设计的模块结构，运行Verilog-XL命令，设置及显示断点，强行给变量赋 值等等。通过那个窗口能够实现用户与仿真的交互，从而达到对仿真的操 纵。2. Navigator通过点击SimControl窗口右上角的星形图标即可激活Navigator窗口。该窗 口可用来图形化显示设计的层次，设计中的实体及其变量。3. Signal Flow Browser4. Watch Objects Window5. Sim WaveSim Wave窗口能够用来显示已经选择并跟踪了的信号的波形。Verilog-XL的利用例如介绍了 Verilog-XL的启动和用户界面后，下面咱们将通过一个具体的实例 来演示Verilog-XL的利用。在附录2中有本例如所需的文件，在本例如中，将 对一个SRAM模块进行仿真。在那个SRAM模块中又包括了 一个子模块。所挪 用的为TSMC的的库。test_bench为,在该test_bench中第一对SRAM进行写, 然后进行读。下而依照一个简单的流程来对那个SRAM进行模拟：1 .在UNIX提示符下输入：verilog -c -v &来对源文件进行调试，若是没有错误，会显示0 Simulation events。2 .没有错误以后，就能够够启动Verilog-XL的图形界面： verilog -s +gui -v &那么会弹出如图3-2所示的窗口。3 .跟踪自己所需要的波形信号。4 .按运行按钮或在命令行输入原点并回车，即可运行，按停止按钮即可停 止。停止后波形会自动更新。图3-2Verilog-XL的有关帮忙文件与Verilog-XL有关的帮忙文件要紧有以下一些:Verilog-XL ReferenceVerilog-XL User GuideVerilog-XL TutorialSimCompare User GuideSimWave User GuideVPI User Guide and Reference (formerly PLIPLI User Guide and ReferencePLI Application Note: Back Annotation and Delay CalculationPLI Application Note: Using the Value Change LinkLMC Hardware Modeling Interface Reference and User GuideGraphical Output for the Verilog Product Family ReferenceSDF Annotator User GuideCentral Delay Calculator Algorithm GuideTiming Library Format ReferenceVerilog Language Sensitive Editor User Guide可通过如下顺序对这些文档进行访问：Main menu-HDL Tools -Verilog-XLo第四章 电路图设计及电路模拟设计的输入除能够用硬件描述语言（如VHDL及Verilog）外，还能够用 电路图输入。在初期的ASIC设计中，电路图起着更为重要的作用，作为流行 的EDA软件,Cadence提供了 一个优秀的电路图编辑工具Composer。Composer 不但界面友好，操作方便，而且功能超级壮大。电路图设计好后，其功能是不是正确，性能是不是优越，必需通过电路模 拟才能进行验证。Cadence 一样提供了一个优秀的电路模拟软件，Analog Artist。 由于Analog Artist通过Cadence与Hspice的接口挪用Hspice对电路进行模拟。 本章将介绍电路图设计工具Composer和电路模拟软件Analog Artist的设置、 启动、界面及利用方式、简单的例如和相关的辅助文件。以便读者能对这两种 工具有一个初步的明白得。电路图设计工具ComposerComposer是一种设计输入的工具，逻辑或电路设计工程师，物理设计工程 师乃至PCB板设计工程师能够用它来支持自己的工作。设置关于一样的Cadence的用户而言，可能不需要进行任何设置就可启动 Composero但有时必需设置快捷键，不然所有的快捷键就会失灵，给利用带来 一些不便。在设计时，快捷键往往会有专门大的作用。另外，在电路设计中可能需要用到一些符号库，例如sample库，basic库， analogLib库，只需在文件中加入以下一段代码：DEFINE basic SCDS.INST.DIR/tools/dfII/etc/cdslib/basicDEFINEsample$CDS.INST_DIR/tools/dfII/samples/cdslib/sample DEFINE analogLib/EDA04/cds97a/tools/dfII/etc/cdslib/artist/analogLib启动Composer的启动很简单，在启动Cadence后，从CIW窗口中打开或新建一 个单元的Schematic视图，就会自动启动Composer的用户界面。用户即可在其 中放入单元及连线，以组成电路图。用户界面及利用方式图4-1是Composer的图形界面，在该用户界面中，大部份面积是右下角 的显示区。左侧的图标是一些经常使用的工具，读者能够自己启动Composer, 然后熟悉一下Composer的用户界而。下面将简单介绍一下电路图设计及符号Window TitleMilMenu BannerIcon MenuCursorPointerDesign AreaMouse SettingsE 上卒或同-学费阿辛m鼠-啥面_Q_wed Urtin paiit for三；YO8Q:C。(Symbol)设计的简单流程。图4 1 Composer的用户界面图4-2是编辑电路图的一样流程为：1 .第一用Component命令挪用符号库中的元件来添加元件，如图的nand32 .添加完所有的元件后就能够够加入pin,可通过add菜单中的pin项来进行添 加。3 .布线及标线名，可通过wire命令布线，通过更改其属性标上线名。4 .添加节点5 .加注释A Schematic foi Gioup B6 .加整体属性，如一些自动布局布线属性。5. Add notes for documentation purposes.6. Add properties.图4-2电路图设计的简单流程符号是用来代表元件的简单符号，如反相器用一个三角形代替。在 Cadence中，当上层挪用基层单元和进行上下级映射时通常挪用其符号。因 此，符号在电路设计中起着很重要的作用。与启动Schematic Editor类似， 通过在CIW窗口中新建或打开一个单元的symbol视图，就可启动Symbol Editor。图43是编辑符号的一样流程，要紧包括以下几步： 1. 在编辑区加入一些大体的图形。2. 加入符号的pin。3. 加入连接大体图形与pin的线。4. 加入符号的标记，如inv。5. 加入选择外框。6. 加入文本注释7. 更改整体属性1.2.3.Add symbol pins.Qinstar ceNaia invAdd the basic shape, such as a polygon, circle, or rectangle.Add symbol labels.Add Unes to con nect the shapes to the pins.5. Add a selectl on box around your symbol.ABC InvQXtQX8. Add notes Tor documontatlon purposes.7. Add properties.图4-3符号设计的简单流程利用例如在openbook中有一个关于Composer的教程，若是读者需要常经常使用到 电路图，本人建议你不妨去走一遍那个教程，对你必然会有帮忙的。该教程可 安如下顺序进行访问。Main Menu- IC Tools-Tutorials- Composer a相关在线帮忙文档Composer: Design Entry help电路模拟工具Analog ArtistCadence提供进行电路模拟的工具Analog Artisto Anglog Artist通过挪用 Hspice进行电路模拟，然后进行各类后续处置并显示结果。设置在运行Analog Artist之前，必需在.cshrc中设置以下语句：setenv CDS_Netlisting_Mode Analog另外，最好能从Cadence的安装目录的Analog Artist中拷贝与模拟器相应的 初始化文件，启动Analog Artist的启动方式有很多种，能够从Composer的Tools菜单中执行， 也能够从CIW的Tools菜单中执行。用户界面及利用方式图4-4是Analog Artist的用户界面，关于具体的利用方式请参考openbook 中的相应手册。但有一点想提示大伙儿，大伙儿利用的licence可能不许诺利用 Analog Artist若是在微所利用Analog Artist且用Hspice为模拟器，似乎鼓励 文件用cdsspice格式才可调通，有爱好的读者能够一试。相关在线帮忙文档与Analog artist相关的在线文档有:Analog Artist Simulation HelpAnalog ArtistMicrowave Design HelpAnalog Artist Mixed-Signal Simulation HelpAnalog Artist Parametric Analysis HelpAnalog Artist Substrate Coupling Analysis (SCA) HelpAnalog Artist SKILL Functions ReferenceAnalog Expression Language ReferenceCadence SPICE ReferenceComponent Description Format User GuideFunctional Block Library ReferenceHSPICE/SPICE Interface and SPICE ReferenceSpectre ReferenceSpectre User GuideSpectreHDL ReferenceSpectreRF HelpSwitched Capacitor Design System HelpAnalog Artist Tutorial： Switched Capacitor DesignVerilog-A ReferenceSignal通过顺序 Main Menu-IC Tools-Analog and MixedSimulation可以访问第五章自动布局布线Cadence中的自动布局布线流程从第一章的ASIC设计流程中可看到，设计输入通过综合和优化后，就该 对所生成的门级网表进行自动布局布线。自动布局布线是连接逻辑设计和物理 设计之间的纽带。在自动布局布线前必需进行布局计划(floorplan),在Cadence中进行布 局计划的工具为Preview,进行自动布局布线的引擎有四种：Block Ensemble. Cell Ensemble、Gate Ensemble 和 Silicon Ensemble 其中，Block Ensemble 适用于宏单元的自动布局布线，Cell Ensemble适用于标准单元或标准单元与 宏单元相混合的布局布线，Gate Ensemble适合于门阵列的布局布线，Silicon Ensemble要紧用在标准单元的布局布线中。将Preview与四种引擎相结合可产 生四种不同的自动布局布线环境和流程。由于Silicon Ensemble (DSM)的功能 很完全，几乎能够完成所有复杂的自动布局布线的任务，在考虑自动布局布线 引擎时，咱们采纳了 Silicon Ensemble。SRAM编译器所生成的用于自动布局布 线的端口模型为Silicon Ensemble所要求的格式。图51为采纳Preview和Silicon Ensemble进行自动布局布线的流程图。 该流程要紧由以下几个要紧步骤组成：(1)预备自动布局布线库在进行自动布局布线之前，必需预备好相应的庠。该库中含有工艺 数据、自动布局布线用的库单元及显示信息.庠的格式必需为Design Framework II的数据库格式，能够由用户利用版图生成工具Virtuoso Layout Editor设计产生，也能够来自一个由芯片制造厂家和EDA公司 提供的 LEF (Library Exchange Format)文件，或从 GDSII 生成。(2)预备用来进行自动布局布线的网表用来进行布局布线的网表能够由硬件描述语言通过综合优化或由电 路提取而来。所有网表在进行自动布局布线前都必需第一生成对应的autoLayout 视图(view)。(3)用Preview进行布局计划Preview是Cadence的布局计划器。它能够用来计划物理设计，从 而在自动布局布线前预估物理实现的阻碍。在Cadence中，利用Preview 与自动布局布线引擎相结合来进行自动布局布线。（4 ） 用Silicon Ensemble进行自动布局布线（5）对完成布局布线的版图进行验证生成的版图其连接性是不是正确，是不是符合设计规那么，是不是 符合时序要求等等，必需通过验证才能确信。通过点击Verify&Report 菜单中的相应项，可对版图进行连接性、设计规那么验证，并可生成SDF （Standard Delay Format）文件。通过反标SDF文件可对原先的门级 网表进行仿真，从而确信其功能和时序是不是正确。ucsigrt Flow: Fiat noucc ctncfl nouxc尸r曰foar曰 II to rars/I 厂lilial iN 曰 T1 o o r p laun 一Fistr+iti o ri d e? i g nr-iace noorplan otojectsj4 rued “ze n o o rp is.nIlcij ci st n o orp I anRoi-Jle sp e c is.i n etsFIwlu曰 design:I:Route design 一Oono 1图5 1用Preview和Silicon Ensemble进行自动布局布线的流程用AutoAbgen进行自动布局布线库设计关于不同的自动布局布线引擎，对应的库的数据格式有所不同，用来生成 库的工具也不同。本SRAM编译器选择Silicon Ensemble作为布局布线引擎， 其对应的库生成工具为AutoAbgen。AutoAbgen能够用来生成与用户设计的版图 或版图库所对应的Abstract （即用于自动布局布线的端口模型）。能够用 AutoAbgen 的 AutoAbgen Flow Sequencer form 来生成 Abstract （关 于单个版图）和LEF文件（关于整个物理库），其大体流程如下:(1)第一在局部.cdsinit中设置好AutoAbgen运行的环境，即在.cdsinit中加入 以下语句：aabsInstallPath = ,/tools/autoAben/etc/autoAbgen nload(buildstring(list(aabsInstallPath(2)将AutoAbgen的初始化文件.autoAbgen拷入运行目录。并用icfb&启动 Cadence o(3)点击 CIW 窗 口中的 AutoAbgen 菜单下的 AutoAbgen Flow Sequencer 项，打 开 Flow Sequencer Form o(4)选择适合的流程。(5)成立布局布线所需的工艺信息。若是在工艺文件中已经包括布局布线的工 艺信息，能够忽略这一步。(6)成立用来生成Abstract的版图数据。若是所用的版图数据已是DFII的版 图格式，能够忽略这一步。(7)更新单元的属性及其管脚属性。由于AutoAbgen对所操作的版图有些特殊 要求，因此在生成Abstract前必需对其属性进行更新，以符合AutoAbgen 的要求。(8)成立一个库单元，将所需成立Abstract的所有单元包括到里面。(9)填写环境设置表格和运行选项表格。输入输出LEF的文件名(若是是对库 进行操作(10) 选择 Apply 运行 RutoAbgen,生成所需的 Abstract。第六章版图设计及其验证若是有人问，“Cadence最突出的优势在那里？ ”我想问题的答案应当就在 本章。能够说,Cadence的版图设计及验证工具是任何其他EDA软件所无法比拟 的。Cadence的版图设计工具是Vituos。Layout Editor,即为版图编辑大师，以下 简称版图大师。版图大师不但界面很漂亮，而且操作方便，功能壮大。能够完 成版图编辑的所有任务。版图设计得好坏，其功能是不是正确，必需通过验证才能确信。Cadence 中进行版图验证的工具要紧有Dracula和Diva。二者的要紧区别是，Diva是在 线的验证工具，被集成在Design Frame Work II中，可直接点击版图大师上的 菜单来启动。而Dracula是一个单独的验证工具，能够独立运行。相较之下， Dracula的功能比较壮大。版图设计大师 Virtuoso Layout Editor版图设计大师是Cadence提供给用户进行版图设计的