数字逻辑》自测题参考答案

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,2007-2008,数字逻辑,总复习测试题,一、填空题（每空,2,分）,1.,（,88.125,）,10,=,（,1011000.001,）,2,=,（,150.1,）,8,=,（,68.2,）,16,2.,已知,x,补,=10110011,，求,x,原,=,11001101,，,x,反,=,10110010,，真值,x=,-1001101,。,5.,完成下列代码转换,（,0010 1011 1110,）,2421,（,258,）,10,（,0010 0101 1000,）,8421,（,0101 1000 1011,）,余,3,码,（,0011 0111 1100,）,格雷,BCD,3.,已知,x,补,=10000000,，则真值,x=,-10000000,。,4.,已知真值,x=,10010,，求,8,位字长时，,x,原,=,00010010,、,x,反,=,00010010,、,x,补,=,00010010,。,6.,已知 ，则它的或与式为,。,7.,当采用奇校验时，若校验位是,1,，则信息码中应有,偶数,个,1,。,9.,已知,则,8.,已知,运用规则，求,F=,，,=,。,10.,已知,F=,m,3,(0,1,4,5),，则,二,.,简答题（每题,5,分）,1.,已知,F(a,b,c)=,M(1,2,4,5),，,G(a,b,c)=,m(0,3,6,7),则,F G=m,3,(0,，,3,，,6,，,7 ),F+G=M,3,(1,，,2,，,4,，,5 ),F,G=,0,。,2.,根据组合电路输入,a,、,b,和组合电路输出,f,的波形，列真值表并写出,f(a,b),的逻辑,表达式。,a,b,f,3.,画出“,0110”,（不可重）序列检测器的,Mealy,型原始状态图。,a b f,0 0 1,0 1 0,1 0 0,1 1 1,A,B,C,D,0/0,1/0,1/0,0/1,输入,/,输出,1/0,0/0,1/0,1/0,5.,根据给定的,Moore,型状态表画出状态图。,X,S(t),0,1,Z,A,C,B,0,B,C,D,0,C,D,B,0,D,B,A,1,S(t+1),6.,将下列,Mealy,型序列检测器的原始状态图补充完整。,A,B,C,D,0/0,1/0,0/0,0/1,输入,/,输出,检测序列为,0100,。,A/0,D/1,C/0,B/0,0,1,1,1,1,0,0,0,1/0,0/0,1/0,1/0,7.,填写下列逻辑函数的卡诺图并求最简与或式和最简或与式。,AB,CD,00,01,11,10,00,1,d,0,d,01,0,1,d,0,11,0,1,1,0,10,1,d,0,1,8.,利用卡诺图判断下列逻辑函数对应的电路是否存在逻辑险象。,AB,CD,00,01,11,10,00,1,1,01,1,1,11,1,10,1,1,1,是否存在逻辑险象：,是,。,若存在逻辑险象，应添加的冗余项为,。,9.,画出下列同步时序电路,Q,1,Q,0,初态为,00,时的波形图并说明电路功能。,Q,J CP K,Q,J CP K,Q,0,Q,1,1,CLK,Q,1,Q,0,电路实现的逻辑功能为,四位二进制加,1,计数器,。,10.,填写下列同步时序电路的状态转换表。,D Q,CP,D Q,CP,D Q,CP,D Q,CP,1,Q,3,Q,2,Q,1,Q,0,CLK,Q,3,Q,0,(t),Q,3,Q,0,(t+1),0 0 0 0,1 0 0 0,1 0 0 0,1 1 0 0,0 0 0 1,0 0 1 1,0 1 1 1,1 1 1 1,1 1 1 0,0 0 0 0,1 1 0 0,0 0 0 1,0 0 1 1,0 1 1 1,1 1 1 1,1 1 1 0,11.,用隐含表法化简给定的同步时序电路原始状态表，生成最小状态表。,A,B,C,D,E,0 1,S(t),S(t+1)/z(t),x,原始状态表,A/0,B/0,A/0,C/0,D/1,C/0,D/1,E/1,D/1,E/1,12.,已知某组合电路的输出表达式为 ，用,Verilog,HDL,的数据流描述方式建模。,module M1(a,b,c,F);,input a,b,c;,output F;,assign F=(a,endmodule,13.,已知逻辑函数,F,、,G,的卡诺图，填写,Y=F,G,的卡诺图，并求,Y,的最简与非式。,AB,C,00,01,11,10,0,1,1,d,d,1,0,1,1,0,AB,C,00,01,11,10,0,1,0,1,0,1,1,d,1,0,AB,C,00,01,11,10,0,0,1,d,d,1,1,d,0,0,F,G,Y=F,G,Y,最简与非式,=,14.,用卡诺图法判断下列电路是否存在逻辑险象。,1,F,&,AB,CD,00,01,11,10,00,1,0,0,0,01,1,0,1,1,11,0,0,1,1,10,0,1,1,0,有逻辑险象？,有,。,15.,根据给定的波形，画出高有效使能,D,锁存器和上升沿,D,触发器初态均为,0,时的输出波形。,EN/CP,D,Q,D,锁存器,Q,D,触发器,16.,画出具有循环进位的余,3,码加,1,计数器的,Moore,型状态图。,0011/0,0100/0,1100/1,1011/0,1010/0,1001/0,1000/0,0111/0,0110/0,0101/0,其它,/0,1,&,A,2,A,1,A,0,A,7,A,3,A,5,A,6,A,4,17.,由,74LS138,译码器及逻辑门构成的组合逻辑电路如下，其中输入信号,A7A0,为地址变量。试填写表格。,A,7,A,6,A,5,A,4,A,3,A,2,A,1,A,0,16,进制,/Y,0,有效时,01110000,70,/Y,1,有效时,01110001,71,/Y,4,有效时,01110100,74,/Y,6,有效时,01110110,76,/Y,7,有效时,01110111,77,三、综合分析题（每题,8,分）,1.,分析,74LS138,译码器和逻辑门构成的逻辑电路的功能。,（,1,）写出,F,（,X,Y,Z,）和,G,（,X,Y,Z,）的逻辑表达式；,（,2,）给出真值表；,（,3,）分析电路功能。,C,B,A,G1,G2,G3,0,0,1,X,Y,Z,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7,&,&,F,G,X Y Z F G,0 0 0 0 0,0 0 1 1 1,0 1 1 0 1,0 1 0 1 1,1 0 0 1 0,1 0 1 0 0,1 1 0 0 0,1 1 1 1 1,（,1,）,（,2,）,（,3,）功能：全减器，其中，,X,：被减数,Y,：减数,Z,：低位向本位的借位,F,：本地差,G,：本位向高位的借位,2.,分析数据选择器,74LS151,构成的逻辑电路功能。,（,1,）写出逻辑表达式；,（,2,）说明电路功能；,（,3,）用,Verilog HDL,描述电路功能。,x,3,x,2,x,1,en,d,0,d,1,d,2,d,3,d,4,d,5,d,6,d,7,y,F,A,B,C,0,1,0,0,0,0,0,0,1,（,1,）,（,2,）功能：三变量一致检测电路,（,3,）,module same(A,B,C,F);,input A,B,C;,output F;,reg F;,always(A or B or C),if(A=B),else F=0;,endmodule,（,3,）,module same(A,B,C,F);,input A,B,C;,output F;,assign F=A,endmodule,3.,分析图示电路实现的逻辑功能，并建立实现该功能的,Verilog HDL,模型。,A,3,A,2,A,1,A,0,B,3,B,2,B,1,B,0,S,3,S,2,S,1,S,0,CI,0,CO,4,Y,3,Y,2,Y,1,Y,0,8421,码,X,3,X,2,X,1,X,0,0,0,0,W,74LS283,1,&,X,3,X,2,X,1,X,2,X,0,解：,Y,3,Y,2,Y,1,Y,0,=X,3,X,2,X,1,X,0,+0WW0,W=X,3,+X,2,X,1,+X,2,X,0,X,3,X,2,X,1,X,0,W,B,3,B,2,B,1,B,0,Y,3,Y,2,Y,1,Y,0,0000,0,0000,0000,0001,0,0000,0001,0010,0,0000,0010,0011,0,0000,0011,0100,0,0000,0100,0101,1,0110,1011,0110,1,0110,1100,0111,1,0110,1101,1000,1,0110,1110,1001,1,0110,1111,结论：,将,8421,码转换为,2421,码,Verilog,模型：,module CT(codein,codeout);,input 3:0 codein;,output 3:0 codeout;,reg 3:0 codeout;,always(codein),begin,if(codein=4b0000)&(codein=4b0101)&(codeinCP,K,J Q,1,CP,K,&,&,X,CLK,Z,CLK,X,Q,1,Q,0,Z,X Q,1,Q,0,J,1,K,1,J,0,K,0,Q,1(t+1),Q,0(t+1),Z,激励方程：,输出方程：,000,00 00,0 0,0,001,00 00,0 1,0,010,00 00,1 0,0,011,00 00,1 1,1,100,00 11,0 1,0,101,11 11,1 0,0,110,00 11,1 1,0,111,11 11,0 0,1,功能：,X=1,，模,4,加,1,计数，计到,11,时产生循环进位,Z=1,；,X=0,时，停止计数。,8.,画出图示同步时序电路初态,Q,3,Q,2,Q,1,=001,时的状态转换图，分析自启动特性。建立可自启动的,Verilog HDL,模型。,D Q,CP,D Q,CP,D Q,CP,Q,3,Q,2,Q,1,CLK,001,100,010,000,111,011,101,110,从完全状态转换图可以看到，当电路处于无效状态时，不能经过有限个时钟节拍自动进入到有效循环，故电路不能自启动,module exam(clk,q);,input clk;,output 3:1 q;,reg 3:1 q;,always (posedge clk),case(q),3b001:q=3b100;,3b100:q=3b010;,3b010:q=3b001;,default:qCLK,CLR,LD,ENT,ENP Q,A,A Q,B,B Q,C,C Q,D,D RCO,1,CP,Q0,Q1,Q2,Q3,0,&,Q,3,Q,2,Q,1,Q,0,0000,0001,0010,0011,0100,0101,0110,0111,1000,1001,1010,1011,功能：从,0,到,11,的模,12,计数器,74LS163,CLK,CLR,LD,ENT,ENP Q,A,A Q,B,B Q,C,C Q,D,D RCO,1,CP,=1,B,0,B,1,B,2,B,3,=1,=1,G,0,G,1,G,2,G,3,10.,分析启动清零后,B,3,B,2,B,1,B,0,的状态转换序列，列表分析电路功能。,B,3,B,2,B,1,B,0,0000,0001,0010,0011,0100,0101,0110,0111,1000,1001,1010,1011,1100,1101,1110,1111,B,3,B,2,B,1,B,0,G,3,G,2,G,1,G,0,0000,0000,0001,0001,0010,0011,0011,0010,0100,0110,0