多功能数字钟集中讲课课件

,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,多功能数字钟电路设计,学习要求：,掌握数字电路系统的设计方,法、装调技术及数字钟的功,能扩展电路的设计。,1,一、数字钟的功能要求,基本功能,准确计时，以数字形式显示时、分、秒的时间,小时的计时要求为“,12,翻,1,”，分和秒的计时要求,为,60,进位,校正时间,扩展功能,闹铃功能,仿广播电台整点报时,报整点时数,2,二、数字钟电路系统的组成框图,数字钟电路系统由,主体电路,和,扩展电路,两大部分所组成,振荡器产生的稳定的高频脉冲信号，作为数字钟的时间基准，再经分频器输出标准秒脉冲,秒计数器计满,60,后向分计数器进位,分计数器计满,60,后向小时计数器进位,小时计数器按照“12翻,1,”规律计数,计数器的输出经译码器送显示器,计时出现误差时可以用校时电路进行校时、校分、校秒,扩展电路必须在主体电路正常运行的情况下才能进行功能扩展,3,三、主体电路的设计与装调,主体电路是由功能部件或单元电路组成。在设计这些电路或选择部件时，尽量选用同类型的器件，如所有功能部件都采用,TTL,集成电路，或都采用,CMOS,集成电路。整个系统所用的器件种类应尽可能少。,下面分别介绍各功能部件与单元电路的设计。,4,1.,振荡器的设计,振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。一般来说，振荡器的频率越高，计时精度越高。,如图所示为电子手表集成电路（如,5C702,）中的晶体振荡器电路，常取晶振的频率为,32768Hz,，因其内部有,15,级,2,分频集成电路，所以输出端正好可得到,1Hz,的标准脉冲。,5,1.,振荡器的设计,由555定时器和,RC,组成多谐振荡器。555是一种模拟和数字功能相结合的中规模集成器件。设振荡频率为1 kHZ,。,由555定时器和外接元件,R,1,、R,2,、C,1,构成多谐振荡器，脚2与脚6直接相连，如图所示。电路没有稳态，仅存在两个暂稳态，电路亦不需要外加触发信号，利用电源通过,R,1,、,R,2,向,C,充电，以及,C,通过,R,2,向放电端,C,t,放电，使电路产生振荡。输出信号的时间参数是：,Ttw,1,tw,2,， tw,1,0.7(,R,1,R,2,),C,tw,2,0.7,R,2,C,6,7,2.,分频器的设计,分频器的功能主要有两个,产生标准秒脉冲信号,提供功能扩展电路所需要的信号，如仿电台报时用的,1 kHz,的高音频信号和,500 Hz,的低音频信号等,选用,3,片中规模集成电路计数器,74LS192,可以完成上述功能,因每片为,1/10,分频，,3,片级联则可获得所需要的频率信号,即第,1,片的,Q,0,端输出频率为,100Hz,，第,2,片的,Q,3,端输出为,10Hz,，第,3,片的,Q,3,端输出为,1Hz,8,3.,时分秒计数器的设计,分和秒计数器都是模,M,=60,的计数,器,其计数规律为,00,01,58,59,00,选,74LS192,作计数器，将,两片级联组成模数,M,=60,的计数器,时计数器是一个“,12,翻,1,”的特殊进制计数器,即当数字钟运行到,12,时,59,分,59,秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为,01,时,00,分,00,秒，实现日常生活中惯用的计时规律,选用,74LS192,，其电路自行设计。,9,4.,校时电路的设计,当数字钟接通电源或者计时出现误差时，需要校正时间（或称校时）,校时是数字钟应具备的基本功能。一般电子手表都具有时、分、秒等校时功能,为使电路简单，这里只进行分和小时的校时,对校时电路的要求是,在小时校正时不影响分和秒的正常计数,在分校正时不影响秒和小时的正常计数,校时方式有“快校时”和“慢校时”两种,“快校时”是，通过开关控制，使计数器对,1Hz,的校时脉冲计数,“慢校时”是用手动产生单脉冲作校时脉冲,S,1,为校“分”用的控制开关,S,2,为校“时”用的控制开关,校时脉冲采用分频器输出的,1Hz,脉冲,当,S,1,或,S,2,分别为“,0,”时可进行“快校时”,如果校时脉冲由单次脉冲产生器（见第二章第四、五节）提供，则可以进行“慢校时”,需要注意的是，校时电路是由与非门构成的组合逻辑电路，开关,S,1,或,S,2,为“,0,”或“,1,”时，可能会产生抖动，接电容,C,1,、,C,2,可以缓解抖动。必要时还应将其改为去抖动开关电路（见第二章第三节）,10,5.,主体电路的装调,由数字钟系统组成框图按照信号的流向分级安装，逐级级联，这里的每一级是指组成数字钟的各功能电路,。,经过联调并纠正设计方案中的错误和不足之处后，再测试电路的逻辑功能是否满足设计要求。最后画出满足设计要求的总体逻辑电路图。,级联时如果出现时序配合不同步，或尖峰脉冲干扰，引起逻辑混乱，可以增加多级逻辑门来延时,11,如果显示字符变化很快，模糊不清，可能是由于电源电流的跳变引起的，可在集成电路器件的电源端,V,CC加退耦滤波电容。通常用几十微法的大电容与0.01,F的小电容相并联 。,如果因实验器材有限，则其中秒计数器的个位和时计数器的十位可以采用发光二极管指示，因而可以省去2片译码器和2片数码显示器,。,12,四、功能扩展电路的设计,闹时功能,仿广播电台整点报时电路的设计,报整点时数电路的设计,13,1.,闹时电路的设计,数字钟在指定的时刻发出信号，或驱动音响电路“闹时”,；,或对某装置的电源进行接通或断开“控制”。,不管是闹时还是控制，都要求时间准确，即信号的开始时刻与持续时间必须满足规定的要求。,例,：,要求上午,7,时,59,分发出闹时信号，持续 时间为,1,分钟。,解,：,7,时,59,分所对应数字钟的,时个位,计数器 的状态为：,(Q,3,Q,2,Q,1,Q,0,),H1,=0111,，,分十位,计数器状态为,(Q,3,Q,2,Q,1,Q,0,),M2,=0101,，,分个位,计数器状态为,(Q,3,Q,2,Q,1,Q,0,),M1,=1001,。若将上述计数器输出为“,1,”的所有输出端经过与门电路去控制音响电路，可以使音响电路正好在,7,点,59,分响，持续,1,分钟后（即,8,点时）停响。,14,1.,闹时电路的设计,所以闹时控制信号,Z,的表达式为,式中，,M,为上午的信号输出，要求,M=1,如果用与非门实现上式所表示的逻辑功能，则可以将,Z,进行布尔代数变换，即,实现上式的逻辑电路如图所示，其中,74LS20,为,4,输入二与非门，,74LS03,为集电极开路（,OC,门）的,2,输入四与非门,因,OC,门的输出端可以进行“,线与,”，使用时在它们的输出端与电源,+5V,端之间应接一电阻,R,L,，R,L,的值可由式,(2-3-8)、(2-3-9),计算，取,R,L,=3.3k,。如果控制,1kHz,高音和驱动音响电路的两级与非门也采用,OC,门，则,R,L,的值应重新计算,由图可见上午,7点59分时,音响电路的晶体管导通,则扬声器发出1kHz的声音。持续1分钟到8点整晶体管因输入端为“0,”而截止,电路停闹。,15,仿广播电台整点报时电路的功能要求是,：,每当数字钟计时快要到整点时发出声响,;,通常按照,4,低音,1,高音的顺序发出间断声响,;,以最后一声高音结束的时刻为正点时刻。,表,5.5.2,秒个位计数器的状态,CP(秒),Q,3S1,Q,2S1,Q,1S1,Q,0S1,功 能,50,0,0,0,0,51,0,0,0,1,鸣低音,52,0,0,1,0,停,53,0,0,1,1,鸣低音,54,0,1,0,0,停,55,0,1,0,1,鸣低音,56,0,1,1,0,停,57,0,1,1,1,鸣低音,58,1,0,0,0,停,59,1,0,0,1,鸣高音,00,0,0,0,0,停,设4声低音（约500Hz）分别发生在59分,51,秒、,53,秒、,55,秒及,57,秒，最后一声高音（约1kHz）发生在59分,59,秒，它们的持续时间均为1秒,。由表可得,2.,仿广播电台整点报时电路的设计,16,2.,仿广播电台整点报时电路的设计,只有当,分十位的,Q,2M2,Q,0M2,=11,分个位的,Q,3M1,Q,0M1,=11,秒十位的,Q,2S2,Q,0S2,=11,秒个位的,Q,0S1,=1,时,音响电路才能工作,这里采用的都是,TTL,与非门，如果用其它器件，则报时电路还会简单一些。,17,3.,报整点时数电路的设计,报整点时数电路的功能是,：,每当数字钟计时到整点时发出音响，且几点响几声。实现这一功能的电路主要由以下几部分组成,：,减法计数器,完成几点响几声的功能。即从小时计数器的整点开始进行减法计数，直到零为止。,编码器将小时计数器的,5,个输出端,Q,4,、,Q,3,、,Q,2,、,Q,1,、,Q,0,按照“,12,翻,1,”的编码要求转换为减法计数器的,4,个输入端,D,3,、,D,2,、,D,1,、,D,0,所需的,BCD,码。,逻辑控制电路,：,控制减法计数器的清“,0,”与置数。控制音响电路的输入信号。,18,3.,报整点时数电路,-,减法计数器,减法计数器选用,74LS191,，各控制端的作用如下,:,为置数端。当,=0,时将小时计数器的输出经数,据输入端,D,0,D,1,D,2,D,3,的数据置入。,为溢出负脉冲输出端。当减计数到“,0,”时，,输出一个负脉冲。,为加,/,减控制器。,=1,时减法计数。,CP,A,为减法计数脉冲，兼作音响电路的控制脉冲。,19,3.,报整点时数电路,-,编码器,分进位脉冲,小时计数器输出,减法计数器输入,CP,Q,4,Q,3,Q,2,Q,1,Q,0,D,3,D,2,D,1,D,0,1,0,0,0,0,1,0,0,0,1,2,0,0,0,1,0,0,0,1,0,3,0,0,0,1,1,0,0,1,1,4,0,0,1,0,0,0,1,0,0,5,0,0,1,0,1,0,1,0,1,6,0,0,1,1,0,0,1,1,0,7,0,0,1,1,1,0,1,1,1,8,0,1,0,0,0,1,0,0,0,9,0,1,0,0,1,1,0,0,1,10,1,0,0,0,0,1,0,1,0,11,1,0,0,0,1,1,0,1,1,12,1,0,0,1,0,1,1,0,0,编码器是由与非门实现的组合逻辑电路，其输出端的逻辑表达式由,5,变量的卡诺图可得,：,D,1,的逻辑表达式,如果用与非门实现上式，则,D,2,的逻辑表达式,D,0,、D,3,的逻辑表达式分别为,20,3.,报整点时数电路,-,逻辑控制电路,逻辑控制电路由D触发器74LS74与多级与非门组成,接通电源后按触发开关S，使D触发器清“0”，即1Q=0。,该清“0”脉冲有两个作用,其一，使74LS191的置数端，即将此时对应的小时计数器输出的整点时数置入74LS191,；,其二，封锁,1kHz,的音频信号，使音响电路无输入脉冲。,当分十位计数器的进位脉冲Q,2M2,的下降沿来到时，经G,1,反相，小时计数器加1。新的小时数置入74LS191。,Q,2M2,的下降沿同时又使74LS74的状态翻转，1Q经G,3,、G,4,延时后使,此时74LS191进行减法计数，计数脉冲由,CP,0,提供。,CP,0,=1时音响电路发出1kHz声音，CP,0,=0时停响。,当减法计数到,0,时，使,D,触发器的,1CP=0,，但触发器状态不变。,当,时，因O,2M2,仍为0，CP=1，使D触发器翻转复“0”，74LS191又回到置数状态，直到下一个Q,2M2,的下降沿来到,如果出现某些整点数不准确，其主要原因是逻辑控制电路中的与非门延时时间不够，产生了竞争冒险现象，可以适当增加与非门的级数或接入小电容进行滤波。,21,五、设计任务,功能要求,：,基本功能,：以数字形式显示时、分、秒的时间，为节省器件，其中秒的个位和小时的十位均用发光二极管指示，灯亮为“1”，灯灭为“0”。小时计数器的计时要求为“12翻1”。要求手动快校时、快校分或慢校时、慢校分。,扩展功能：,（其电路尽可能不与前述电路相同）定时控制，其时间自定,；,仿广播电台正点报时，触摸报整点时数或自动报整点时数。,22,五、设计任务,-,设计步骤与要求,拟定数字钟电路的组成框图，要求电路的基本功能,与扩展功能同时实现，使用的器件少，成本低,；,设计并安装各单元电路，要求布线整齐、美观，便,于级联与调试,；,测试数字钟系统的逻辑功能，同时满足基本功能,与扩展功能的要求,；,画出数字钟系统的整机逻辑电路图,；,写出设计性实验报告。,23,给定的主要器件,：74LS00 4片，74LS192 6片,74LS03（OC） 1片，74LS191 1片，74LS74 1片，,74LS20 2片，74LS04 2片，74LS48 4片，发光二,极管4只，555 1片，数码管4只，9013 1片。,电阻：10M 1个 5.1M 1个 0.1uf 1个 0.01,uf 1个,24,六、实物图,25,实验与思考题,5.5.1,你所设计的数字钟电路,：,标准秒脉冲信号是怎样产生的？振荡器的稳定度为多少？,校时电路在校时开关合上或断开时，是否出现过干扰脉冲？若出现应如何清除。,在电路调试中，是否出现过“竞争冒险”现象？如何采取措施消除的？,5.5.2,闹时电路中，为什么采用,OC,门？驱动音响电路的与非门为什么要用,2,级？,26,5.5.7,为什么数字电路的布线可以平行走线？,5.5.8,数字电路系统中，有哪些因素会产生脉冲干扰？其现象为何？结合数字钟的实验现象举例说明。,5.5.9,数字钟的扩展功能还有哪些？举例说明，并设计电路。,5.5.10,数字钟的应用还有哪些方面？举出几例说明，并画出设计的总体逻辑电路图。,27,5.5.3,所示报整点时数电路中，两级反相器,G,3,与,G,4,有何作用？不接这两级反相器会出现什么现象？为什么？,5.5.4,如果小时计数器为,24,进制计数器，电路应如何设计？画出设计的电路图。,5.5.5,设计一个利用收音机自动校时电路，其要求是,：,当数字钟计时接近整点时，自动接通收音机电源，校时结束时自动切断电源，假定电台发出的低音是,500Hz,，高音是,1kHz,。,28,