FPGA-CPLD基本结构及原理

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,第二讲,FPGA/CPLD,基本结构及原理,2024/9/13,1,从电路设计者来说，可将设计好的电路“写入”芯片,(PLD,母片），使之成为专用集成电路；有些,PLD,可以多次“编程（逻辑重构）”，这就特别适合新产品试制或小批量生产。,PLD,的编程技术有下列几种工艺。,一、,PLD,的编程技术,如何,“,编程,”,？,2024/9/13,2,熔丝编程技术,是用熔丝作为开关元件，这些开关元件平时（在未编程时）处于连通状态，加电编程时，在不需要连接处将熔丝熔断，保留在器件内的熔丝模式决定相应器件的逻辑功能。,反熔丝编程技术,也称熔通编程技术，这类器件是用逆熔丝作为开关元件。这些开关元件在未编程时处于开路状态，编程时，在需要连接处的逆熔丝开关元件两端加上编程电压，逆熔丝将由高阻抗变为低阻抗，实现两点间的连接，编程后器件内的反熔丝模式决定了相应器件的逻辑功能。,（,1,）熔丝,(Fuse),和反熔丝,(Anti-fuse),编程技术,2024/9/13,3,熔丝结构,2024/9/13,4,反熔丝结构示意,Actel,的,FPGA,器件,体积小，集成度高，速度高，易加密，抗干扰，耐高温,只能一次编程，在设计初期阶段不灵活,2024/9/13,5,（,2,）浮栅型电可写紫外线擦除编程技术,浮栅管相当于一个电子开关，如,N,沟浮栅管，当浮栅中没有注入电子时，浮栅管导通；当浮栅中注入电子后，浮栅管截止。浮栅管的浮栅在原始状态没有电子，如果把源极和衬底接地，且在源,-,漏极间加电压脉冲产生足够强的电场，使电子加速跃入浮栅中，则使浮栅带上负电荷，电压脉冲消除后，浮栅上的电子可以长期保留；当浮栅管受到紫外光照射时，浮栅上的电子将流向衬底，擦除所记忆的信息，而为重新编程做好准备。,2024/9/13,6,浮栅型紫外线擦除熔丝结构,早期,PROM,器件采用此工艺,可反复编程,不用每次上电重新下载，但相对速度慢，功耗较大,2024/9/13,7,（,3,）浮栅型电可写电擦除编程技（,E,2,PROM,）,此类器件在,CMOS,管的浮栅与漏极间有一薄氧化层区，其厚度为,10m,15m,，可产生隧道效应。编程（写入）时，,漏极接地，栅极加,20V,的脉冲电压,，衬底中的电子将通过隧道效应进入浮栅，浮栅管正常工作时处于截止状态，脉冲消除后，浮栅上的电子可以长期保留；若将其,控制栅极接地，漏极加,20V,的脉冲电压,，浮栅上的电子又将通过隧道效应返回衬底，则使该管正常工作时处于导通状态，达到对该管擦除的目的。,编程和擦除都是通过在漏极和控制栅极上加入一定幅度和极性的电脉冲来实现，可由用户在“现场”用编程器来完成。,2024/9/13,8,浮栅型电可擦除熔丝结构,大多数,CPLD,器件采用此工艺,可反复编程,不用每次上电重新下载，但相对速度慢，功耗较大,2024/9/13,9,（,4,）,SRAM,编程技术,与浮栅型熔丝结构基本相同。,SRAM,编程技术是在,FPGA,器件中采用的主要编程工艺之一。,SRAM,型的,FPGA,是易失性的，断电后其内部编程数据（构造代码）将丢失，需在外部配接,ROM,存放,FPGA,的编程数据。,可反复编程，实现系统功能的动态重构,每次上电需重新下载，实际应用时需外挂,EEPROM,用于保存程序,2024/9/13,10,二、复杂可编程逻辑器件（,CPLD,）的基本原理,现在一般把所有超过某一集成度（如,1000,门以上）的,PLD,器件都称为,CPLD,。,CPLD,由可编程逻辑的功能块围绕一个可编程互连矩阵构成。由固定长度的金属线实现逻辑单元之间的互连，并增加了,I/O,控制模块的数量和功能。可以把,CPLD,的基本结构看成由,可编程逻辑阵列（,LAB,）,、,可编程,I/O,控制模块和可编程内部连线（,PIA,）等三部分组成。,2024/9/13,11,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,I/O,控制模块,P,I,A,MAX7123,的结构,2024/9/13,12,1,可编程逻辑阵列（,LAB,）,可编程逻辑阵列又若干个可编程逻辑宏单元（,Logic Macro Cell,，,LMC,）组成，,LMC,内部主要包括与阵列、或阵列、可编程触发器和多路选择器等电路，能独立地配置为时序或组合工作方式。,2024/9/13,13,宏单元结构图,2024/9/13,14,CPLD,中与、或门的表示方法,A,B,C,D,P,(,乘积项,),A,C,D,P,=,A,C,D,A,B,C,D,F,（,或项,）,F,=,A,+,B,+,D,A,B,D,2024/9/13,15,（,1,）乘积项共享结构,在,CPLD,的宏单元中，如果输出表达式的与项较多，对应的或门输入端不够用时，可以借助可编程开关将同一单元（或其他单元）中的其他或门与之联合起来使用，或者在每个宏单元中提供未使用的乘积项给其他宏单元使用。,2024/9/13,16,EPM7128E,乘积项扩展和并联扩展项的结构图,2024/9/13,17,（,2,）多触发器结构,早期可编程器件的每个输出宏单元（,OLMC,）只有一个触发器，而,CPLD,的宏单元内通常含两个或两个以上的触发器，其中只有一个触发器与输出端相连，其余触发器的输出不与输出端相连，但可以通过相应的缓冲电路反馈到与阵列，从而与其他触发器一起构成较复杂的时序电路。这些不与输出端相连的内部触发器就称为“隐埋”触发器。这种结构可以不增加引脚数目，而增加其内部资源。,2024/9/13,18,（,3,）异步时钟,早期可编程器件只能实现同步时序电路，在,CPLD,器件中各触发器的时钟可以异步工作，有些器件中触发器的时钟还可以通过数据选择器或时钟网络进行选择。此外，,OLMC,内触发器的异步清零和异步置位也可以用乘积项进行控制，因而使用更加灵活。,2024/9/13,19,2,可编程,I/O,单元（,IOC,）,CPLD,的,I/O,单元（,Input/Output Cell,，,IOC,），是内部信号到,I/O,引脚的接口部分。根据器件和功能的不同，各种器件的结构也不相同。由于阵列型器件通常只有少数几个专用输入端，大部分端口均为,I/O,端，而且系统的输入信号通常需要锁存。因此,I/O,常作为一个独立单元来处理。,2024/9/13,20,3,可编程内部连线（,PIA,）,可编程内部连线的作用是在各逻辑宏单元之间以及逻辑宏单元和,I/O,单元之间提供互连网络。各逻辑宏单元通过可编程连线阵列接收来自输入端的信号，并将宏单元的信号送目的地。这种互连机制有很大的灵活性，它允许在不影响引脚分配的情况下改变内部的设计。,2024/9/13,21,三、现场可编程门阵列（,FPGA,）的基本原理,FPGA,出现在,20,世纪,80,年代中期，与阵列型,PLD,有所不同，,FPGA,由许多独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接起来实现不同的设计。,FPGA,具有更高的集成度、更强的逻辑实现能力和更好的设计灵活性。,FPGA,器件具有高密度、高速率、系列化、标准化、小型化、多功能、低功耗、低成本，设计灵活方便，可无限次反复编程，并可现场模拟调试验证等特点。,2024/9/13,22,FPGA,由,可编程逻辑块（,CLB,）,、输入,/,输出模块（,IOB,）及可编程互连资源（,PIR,）等三种可编程电路和一个,SRAM,结构的配置存储单元组成。,CLB,是实现逻辑功能的基本单元，它们通常规则地排列成一个阵列，散布于整个芯片中；可编程输入,/,输出模块（,IOB,）主要完成芯片上的逻辑与外部引脚的接口，它通常排列在芯片的四周；可编程互连资源（,IR,）包括各种长度的连线线段和一些可编程连接开关，它们将各个,CLB,之间或,CLB,与,IOB,之间以及,IOB,之间连接起来，构成特定功能的电路。,2024/9/13,23,FPGA,的基本结构图,2024/9/13,24,1,可编程逻辑块（,CLB,）,CLB,主要由逻辑函数发生器、触发器、数据选择器等电路组成。,逻辑函数发生器主要由查找表,LUT(look up table),构成,函数发生器基于查找表单元：,2024/9/13,25,3,可编程互连资源（,PIR,）,PIR,由许多金属线段构成，这些金属线段带有可编程开关，通过自动布线实现各种电路的连接。实现,FPGA,内部的,CLB,和,CLB,之间、,CLB,和,IOB,之间的连接。,XC4000,系列采用分段互连资源结构，按相对长度可分为单长线、双长线和长线等三种。,2,输入,/,输出模块（,IOB,）,IOB,主要由输入触发器、输入缓冲器和输出触发,/,锁存器、输出缓冲器组成，每个,IOB,控制一个引脚，它们可被配置为输入、输出或双向,I/O,功能。,2024/9/13,26,四、,CPLD,与,FPGA,的区别,2024/9/13,27,FPGA,采用,SRAM,进行功能配置，可重复编程，但系统掉电后，,SRAM,中的数据丢失,。因此，需在,FPGA,外加,EPROM,，将配置数据写入其中，系统每次上电自动将数据引入,SRAM,中。,CPLD,器件一般采用,EEPROM,存储技术，可重复编程，并且系统掉电后，,EEPROM,中的数据不会丢失，适于数据的保密。,FPGA,器件含有丰富的触发器资源，易于实现时序逻辑,，如果要求实现较复杂的组合电路则需要几个,CLB,结合起来实现。,CPLD,的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。,2024/9/13,28,FPGA,为细粒度结构，,CPLD,为粗粒度结构。,FPGA,内部有丰富连线资源，,CLB,分块较小，芯片的利用率较高。,CPLD,的宏单元的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道连接，其容量有限，限制了器件的灵活布线，因此,CPLD,利用率较,FPGA,器件低。,FPGA,为非连续式布线，,CPLD,为连续式布线。,FPGA,器件在每次编程时实现的逻辑功能一样，但,走的路线不同,，因此,延时不易控制,，要求开发软件允许工程师对关键的路线给予限制。,CPLD,每次布线路径一样，,CPLD,的连续式互连结构利用具有同样长度的一些金属线实现逻辑单元之间的互连。,连续式互连结构,消除了分段式互连结构在定时上的差异，并在逻辑单元之间提供快速且具有固定延时的通路。,CPLD,的延时较小。,2024/9/13,29,五、大的,PLD,生产厂家,最大的,PLD,供应商之一,FPGA,的发明者，最大的,PLD,供应商之一,ISP,技术的发明者,提供军品及宇航级产品,2024/9/13,30,Altera,主流芯片,1.,主流,CPLD,产品：,MAXII,：新一代,PLD,器件,0.18um falsh,工艺,2004,年底推出,采用,FPGA,结构,配置芯片集成在内部,和普通,PLD,一样上电即可工作。容量比上一代大大增加,内部集成一片,8Kbits,串行,EEPROM,增加很多功能。,MAXII,采用,2.5v,或者,3.3v,内核电压,MAXII G,系列采用,1.8v,内核电压。早期的,CPLD,芯片主要有,MAX3000,、,MAX7000,系列。,MAX II,器件家族,Feature,EPM240/G,EPM570/G,EPM1270/G,EPM2210/G,逻辑单元,(LE),240,570,1,270,2,210,等效宏单元（,Macrocell,）,192,440,980,1,700,最大用户,IO,80,160,212,272,内置,Flash,大小,(bit),8K,8K,8K,8K,管脚到管脚延时,(ns),3.6-4.5,3.6-5.5,3.6-6.0,3.6-6.5,2024/9/13,31,2.,主流,FPGA,产品,Altera,的主流,FPGA,分为两大类,一种侧重低成本应用,容量中等,性能可以满足一般的逻辑设计要求,如,Cyclone,CycloneII;,还有一种侧重于高性能应用,容量大,性能能满足各类高端应用,如,Startix,StratixII,等,用户可以根据自己实际应用要求进行选择。 在性能可以满足的情况下,优先选择低成本器件。,Cyclone,（飓风）,：,Altera,中等规模,FPGA,2003,年推出,0.13um,工艺,1.5v,内核供电,与,Stratix,结构类似,是一种低成本,FPGA,系列,是目前主流产品,其配置芯片也改用全新的产品。,型号（,1.5V,）,逻辑单元,锁相环,M4K RAM,块,备 注,EP1C3,2,910,1,13,每块,RAM,为,4Kbit,可以另加,1,位奇偶校验位,EP1C4,4,000,2,17,EP1C6,5,980,2,20,EP1C12,12,060,2,52,EP1C20,20,060,2,64,2024/9/13,32,CycloneII,：,Cyclone,的下一代产品,2005,年开始推出,90nm,工艺,1.2v,内核供电,属于低成本,FPGA,性能和,Cyclone,相当,提供了硬件乘法器单元,Cyclone II,系列概览,特 性,EP2C5,EP2C8,EP2C20,EP2C35,EP2C50,EP2C70,逻辑单元（,LE,）,4,608,8,256,18,752,33,216,50,528,68,416,M4K RAM,块,26,36,52,105,129,250,RAM,总量,119,808,165,888,239,616,483,840,594,432,1,152,000,嵌入式,1818,乘法器,13,18,26,35,86,150,锁相环（,PLL,）,2,2,4,4,4,4,最大可用,I/O,管脚,142,182,315,475,450,622,2024/9/13,33,Stratix,：,altera,大规模高端,FPGA,2002,年中期推出,0.13um,工艺,1.5v,内核供电。集成硬件乘加器,芯片内部结构比,Altera,以前的产品有很大变化。,1.5v,逻辑单元,LE,512bit RAM,块,4Kbit RAM,块,512K MegaRAM,块,DSP,块,备注,EP1S10,10570,94,60,1,6,每个,DSP,块可实现,4,个,9x9,乘法,/,累加器,RAM,块可以另加奇偶校验位,EP1S20,18460,194,82,2,10,EP1S25,25660,224,138,2,10,EP1S30,32470,295,171,4,12,EP1S40,41250,384,183,4,14,EP1S60,57120,574,292,6,18,EP1S80,79040,767,364,9,22,EP1S120,114140,1118,520,12,28,2024/9/13,34,StratixII,:,Stratix,的下一代产品,2004,年中期推出,90um,工艺,1.2v,内核供电,大容量高性能,FPGA,Stratix II,系列概览,功能,EP2S15,EP2S30,EP2S60,EP2S90,EP2S130,EP2S180,自适应逻辑模块（,ALM,）,6,240,13,552,24,176,36,384,53,016,71,760,等效逻辑单元 （,LE,）,15,600,33,880,60,440,90,960,132,540,179,400,M512 RAM,块,(512 bits),104,202,329,488,699,930,M4K RAM,块,(4 Kbits,）,78,144,255,408,609,768,M-RAM,块,(512 K,）,0,1,2,4,6,9,总共,RAM bits,419,328,1,369,728,2,544,192,4,520,448,6,747,840,9,383,040,DSP,块（每个,DSP,包含,4,个,18x18,乘法器）,12,16,36,48,63,96,锁相环（,PLL,）,6,6,12,12,12,12,最大可用,I/O,管脚,358,542,702,886,1,110,1,158,2024/9/13,35,Xilinx,主流芯片,1.,主流,CPLD,产品：,XC9500,Flash,工艺,PLD,常见型号有,XC9536,，,XC9572,，,XC95144,等。型号后两位表示宏单元数量。,CoolRunner-II,：,1.8v,低功耗,PLD,产品，,简评：静态功耗很低，性能指标优于,XC9500,，主要用于用于电池供电系统，但使用者还不是非常广泛,2024/9/13,36,2.,主流,FPGA,产品,Xilinx,的主流,FPGA,分为两大类，一种侧重低成本应用，容量中等，性能可以满足一般的逻辑设计要求，如,Spartan,系列；还有一种侧重于高性能应用，容量大，性能能满足各类高端应用，如,Virtex,系列，用户可以根据自己实际应用要求进行选择。 在性能可以满足的情况下，优先选择低成本器件。,Spartan-3/3L:,新一代,FPGA,产品，结构与,VirtexII,类似，全球第一款,90nm,工艺,FPGA,，,1.2v,内核，于,2003,年开始陆续推出。,简评：成本低廉，总体性能指标不是很优秀，适合低成本应用场合，是,Xilinx,未来几年在低端,FPGA,市场上的主要产品,1.2v,Slices,18x18,乘法器,RAM,块,备 注,XC3S50,768,4,4,每个,RAM,块容量是,18Kbit,XC3S200,1920,12,12,XC3S400,3584,16,16,XC3S1000,7680,24,24,XC3S1500,13312,32,32,XC3S2000,20480,40,40,XC3S4000,27648,96,96,XC3S5000,33280,104,104,2024/9/13,37,Spartan-3,E,：,xilinx,最新推出的低成本,FPGA,，基于,Spartan-3/3L,，对性能和成本进一步优化,器 件,XC 3S100E,XC 3S250E,XC 3S500E,XC 3S1200E,XC 3S1600E,Logic Cells,2,160,5,508,10,476,19,512,33,192,18x18 Multipliers,4,12,20,28,36,Block RAM Bits,72K,216K,360K,504K,648K,Distributed RAM Bits,15K,38K,73K,136K,231K,DCMs,2,4,4,8,8,最大差分,I/O,对,40,68,92,124,156,最大差单端,I/O,108,172,232,304,376,2024/9/13,38,Virtex-4:,xilinx,最新一代高端,FPGA,产品，包含三个子系列：,LX,，,SX,，,FX,简评：各项指标比上一代,VirtexII,均有很大提高，获得,2005,年,EDN,杂志最佳产品称号，从,2005,年年底开始，将逐步取代,VirtexII,，,VirtexII-Pro,是未来几年,Xilinx,在高端,FPGA,市场中的最重要的产品,1.2v,Slices,RAM,块,DSP,块,备 注,4VLX15,6144,48,32,每个,RAM,块容量是,18Kbit,，,DSP,块可以配置为,1,个,18x18,乘法器，加法器或累加器,4VLX25,10752,72,48,4VLX40,18432,96,64,4VLX60,26624,160,64,4VLX80,35840,200,80,4VLX100,49152,240,96,4VLX160,67584,288,96,4VLX200,89088,336,96,2024/9/13,39,Virtex-II,:,2002,年推出，,0.15um,工艺，,1.5v,内核，大规模高端,FPGA,产品,简评：,Xilinx,比较成功的产品，目前在高端产品中使用广泛，新设计推荐用户转到,Virtex-4,器件上,2024/9/13,40,