精品课程-IC原理-第6章-CMOS基本逻辑单元

单击此处编辑母版标题样式,*,*,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,*,第6章 CMOS基本逻辑单元,本章在 “半导体集成电路 朱正涌编著，张开华主审， 清华大学出版杜 2001年，高等学校工科电子类规划教材 ”中，排序为第8章 CMOS基本逻辑单元,1,第8章 CMOS基本逻辑单元,8.2 CMOS逻辑结构,8.3 级联级的负载,8.4 影响门的电气和物理结构设计的因素,8.5 各种逻辑类型的比较,8.6 传输门逻辑,8.7 RS触发器,8.8 时钟脉冲控制触发器,8.9 D触发器,2,8.2.1 CMOS互补逻辑,8.2 CMOS逻辑结构,（朱正涌教材，140页）,图8.11 CMOS互补逻辑,反相器,与非门,或非门,综合逻辑门,CMOS与非门：P并N串,CMOS或非门：P串N并,3,CMOS与非门：P并N串,CMOS或非门：P串N并,CMOS与非门、或非门的不同表示符号,4,注意：,串联方式工作时，相当于沟道长度增长，,MOS,管宽长比为 为使,p,、,n,管匹配，需增大串联管的,W/L,比,输入端一般不超过,4,个。,并联方式工作时，等效为沟道宽度增大。,有衬底偏置效应存在。,则：（设,K,为单个最小尺寸,MOS,管的,K,值，,n,为串、并联的管个数）对于与非门,（n,2,）,转换电平,V,*,向V,DD,移动,V,NMHM,。,5,对于或非门,（n,2,）,转换电平,V,*,向V,SS,移动,V,NMLM,。,基本,CMOS门电路噪容仅能保证在20%V,DD,。,(2) 带缓冲级的CMOS门电路,由基本线路构成的CMOS门电路存在噪容低，输出波形不对称，CMOS门电路的扇出能力低的缺点，通常以加缓冲器来解决：,输入端加,倒,相器。输出端加,倒,相器。 输入、输出端均加倒相器。,加缓冲器要遵循保持原门电路逻辑功能不变的原则。,6,带缓冲级的CMOS门电路,为了稳定输出高低电平，可在输入输出端分别加倒相器作缓冲级。下图所示为带缓冲级的二输入端与非门电路。,CMOS集成门的输出缓冲级：输出特性与倒相器相同,带缓冲级的,CMOS与非门电路,7,带缓冲级的,CMOS或非门电路,下图所示为带缓冲级的二输入端或非门电路。,8,缓冲级给门电路带来的性能上的改善：,门电路驱动能力取决于倒相器特性，与各输入端所处逻辑状态无关。,转移特性得到改善，转换区域变窄，噪容提高。,输出电平由“0”,“,1”，和“1”,“,0”跳变时间近似相等，波形趋于对称。,但另一方面，加入缓冲级，使 V,i,V,0,传送过程中经过了3、4级延迟，使延迟时间,，因此多用于,高噪声干扰低速系统,。,9,静态CMOS逻辑门电路,静态CMOS逻辑门具有以下特点,10,11,12,CMOS与非门的分析,13,CMOS或非门的分析,14,CMOS与非门、或非门设计,1.为减小面积：所有管子取相同尺寸,2.若使NMOS管和PMOS管有相同的导电因子，取串联管子增大n倍W的设计,3. 全对称设计,K,Neff,=,K,Peff,15,We will examine the operation of these gates in this chapter. Such as NAND,NOR,XOR and so on.,Power and timing are the two main design specifications for digital IC.,16,CMOS NOR and NAND gates,17,All NMOS devices have their bulk terminals connected to GND，while the PMOS devices have their bulk nodes connected to V,DD,.,18,CMOS组合逻辑电路设计,与或非门的设计,19,NAND gate,V,DD,V,V,out,K,K,K,K,P,P,N,N,in,20,Determine the device sizes for 3-input NAND and NOR gates in CMOS,21,Stick Diagrams,In,Out,V,DD,GND,Inverter,A,Out,V,DD,GND,B,NAND2,22,Layout of NAND and NOR,NAND,NOR,23,Standard Cells,A,Out,V,DD,GND,B,2-input NAND gate,24,Standard Cells,A,Out,V,DD,GND,B,2-input NAND gate,25,类似的或与非门的设计,26,实现不带非的组合逻辑,27,实现8个变量“与”的三种方案,12345678,1,2,3,4,5,6,7,8,1,2,3,4,5,6,7,8,28,异或/同或逻辑,29,异或电路的实现,30,用与或非门实现 “异或” “同或”功能,31,Transistor Sizing a Complex CMOS Gate,OUT = D + A (B + C),D,A,B,C,D,A,B,C,1,2,2,2,4,4,8,8,32,8.2.2 CMOS变型电路,（,伪NMOS逻辑,）,（朱正涌教材，141页）,n个输入端的与非门、或非门CMOS电路需2n个MOS管，而相应的NMOS电路只需(n+1)个MOS管。因此，模仿NMOS电路的这一特点，对CMOS电路加以改进，将PMOS负载管栅接地V,SS,，即可得到类似于耗尽型NMOS的特性。应注意此电路属有比电路。,与实际的NMOS电路逻辑相比：,伪NMOS逻辑由于采用PMOS负载，其沟道薄层电阻或称方块电阻约为NMOS的2,3倍，导通电阻,，功耗,（与 NMOS相比） 另一方面，由于PMOS的导通电阻,，延迟时间,。,33,伪NMOS逻辑,(a) 与非门 (b) 或非门,34,For the pseudo-NMOS inverter, NAND and NOR gate in the sizing selected,35,layout and equivalent of 3X device,36,伪NMOS逻辑,37,8.2.3 动态CMOS逻辑,简化电路,38,简单的单时钟动态CMOS门不能进行级联，需采用两相和四相逻辑。,39,1. 准两相时钟,40,41,2. 两相时钟,流水线式两相N-P CMOS,逻辑级,42,2. 两相时钟,43,8.2.4 钟控CMOS逻辑,（朱正涌教材，145页）,钟控CMOS逻辑主要用来构成钟控逻辑，用它把锁存器（或接口电路）和其它类型的动逻辑连接起来。,44,预充电鉴别逻辑,下图为预充电鉴别逻辑形式三输入与非门可见，该电路既保持了与NMOS逻辑相同的管数，又有CMOS电路低功耗的特点。,(1) 工作原理,预充电过程：,=“0”，鉴别管T,n,截止，上拉P管T,p,导通，将输出预充电至V,DD,。,鉴别过程：,=“1”，T,n,导通，T,p,截止预充电停止，根据输入端的状态，输出相应的逻辑电平。,预充电鉴别逻辑,45,(2) 与经典的静态CMOS逻辑相比，P-E逻辑的优缺点：,优点：,不需互补结构（每个输入端勿需P、N管搭配）。,无比电路，所有逻辑门可采用最小尺寸。,不存在下拉直流电流，逻辑部分可串联较多晶体管，输入端扩展方便。,作用在逻辑信号的负载较低，速度快。,46,缺点：,逻辑输出易受所谓“电荷共享”现象影响，如逻辑部分内部放电节点与输出节点相连，输出节点电荷将被已放电的内部节点共享，输出电压,。,输出信号有动态特性，存在最小时钟比，最大时钟比受电路特性制约。,鉴别过程中，输入必须稳定，否则错误值将使输出节点误放电。,如预充电期间需输出信号，这段时间的输出须先保存下来。,需加时钟信号。,47,(3) 解决方法：,限制时钟频率，仔细选择接到P-E逻辑的电路类型。,注意：,基于同一个时钟信号的多级预充电鉴别逻辑不能进行级联，因为每一级逻辑的输出在预充电过程已升到逻辑电平，此时，一旦时钟信号达到高电平，此高电平输出将驱动下级电路输出放电，不能进行正常的逻辑运算。,通常采用多个时钟信号控制的级联，保证鉴别过程中的输入稳定。,48,预充电鉴别逻辑的级联方式,49,8.2.5 CMOS多米诺（Domino）逻辑,CMOS多米诺逻辑,50,多米诺逻辑,多米诺逻辑是P-E逻辑的一种变型，是由一组动态CMOS单元和一个静态缓冲倒相器构成，是一种准静态电路，具有动态和静态逻辑两者的优点，克服了动态CMOS逻辑对负载电容敏感的缺点。,=“0”，为预充电阶段，f,点保持高电平，f=“0”。,=“1”，求值阶段，根据输入A、B、C状态，f,有条件放电，再通过反相器输出正确的逻辑电平。,逻辑部分可采用最小尺寸，倒相器尺寸按需要设计，多米诺逻辑的突出优点是：静态缓冲器（倒相器）可使输出高电平达到V,DD,。,51,52,多米诺CMOS逻辑单元的级联,多米诺逻辑的级联方式,(多米诺逻辑可直接实现多级级联 ),53,54,通过分析其工作过程，可得出其名称得由来：预充电过程中，,=,“0”，每级多米诺单元输出都为低电平。,在鉴别过程中，,=,“1”，若满足输入条件，第一级逻辑输出高电平，满足第二级的逻辑条件，其输出也为高电平，即在整个鉴别过程中，逻辑状态的传播能即刻通过整个级联电路，象,多米诺骨牌,一样，推倒一个，全部都倒。,55,Domino逻辑与伪 NMOS、C,2,MOS、P-E逻辑的比较：,伪NMOS为静态逻辑，其他3种为动态同步逻辑。,伪NMOS所需器件数目： n+1 （n为输入端数目）,C,2,MOS所需器件数目：4,预充电鉴别逻辑,所需器件数目：n+2,Domino,逻辑所需器件数目：n+4,56,8.3 级联级的负载,57,8.4 影响门的电气和物理结构设计的因素,8.4.1 MOS管的串联和并联,串联方式工作时，相当于沟道长度增长,并联方式工作时，等效为沟道宽度增大,58,8.4.2 衬偏调制效应,59,8.4.3 源漏电容,朱正涌教材：,p. 150,D C B A D C B A,V,DD,V,DD,V,SS,V,SS,F,F,F,N,+,P,+,60,8.4.4 电荷的再分配,61,8.5 各种逻辑类型的比较,62,传输门(TG),transmission gate,63,8.6 传输门逻辑,64,传输门的逻辑特点,65,66,传输门的传输特性,67,NMOS传输门传输高电平特性,68,NMOS传输门传输低电平特性,69,NMOS传送晶体管,工作原理,如右图示，输入信号V,i,通过一栅极受V,G,控制的NMOS FET M,1,送到反相器输入端，其中M,1,称为信号传送器，此结构多用于动态存储电路中。,NMOS传送晶体管,n沟道MOS传输门在传输高电平时，受到门导通阈电压的限制，有阈值损失（V,omax,=V,DD,V,TN,），称为,源跟随器工作方式,（由于输出电位随源极电位变化而变化），属于非完美传输；而n沟道MOS传输门在传输低电平时，则可以完美传输低电平，称为,漏负载级工作方式,（由于输出电位随漏极电位变化而变化）。,70,其工作过程如下：,V,G,=“0” M,1,截止，V,i,不能传送，V,o,端维持原态。,V,G,=“1” 设V,GS,=V,DD,，则：,(1) V,i,=“0” V,i,端为S端，V,GS,=V,DD,，M,1,导通，V,o,=V,i,=“0”。,(2) V,i,=“1”(V,DD,),若,V,o,=“0”,（,0V,），,则此时，,V,i,端为,D,，,V,o,为,S,端，有,V,GS,=V,DD,，,V,DS,=V,DD,，,M,1,导通，,V,o,电位升高至,(V,DD,-,V,Tn,),，,信号传送范围受到限制。,若,V,o,=“1”,（,V,DD,），则,V,GS,=V,DS,=0,，,M,1,截止，但此时传送的信号,V,i,=“1”=V,DD,，,而,V,o,=V,DD,其逻辑效果与,M,1,导通等效。,71,注意：,不可将两个信号分别加在V,G,、V,i,上以传送晶体管实现与门功能。（V,G,=“0”时，传送管截止，但不能保证V,o,初态为“0”）,传送晶体管的优缺点,(1) 单管，占用芯片面积小。,(2) 三端器件，可尽可能减小电路的内部连线。,(3) 不需直流电源（时钟信号+输入信号）,(4) 信号传送过程中，r,on,变化较大（V,DS,变化）,(5) 不宜直接驱动CMOS门电路。,72,p沟道,MOS,传输门在传输高电平时，可以完美传输高电平，称为漏负载级工作方式（由于输出电位随漏极电位变化而变化）；而p沟道,MOS,传输门在传输低电平时，则受到门导通阈电压的限制，有阈值损失，称为源跟随器工作方式（由于输出电位随源极电位变化而变化），其输出低电平值为完美低电平值再加上一个取了绝对值的阈电压值（p,MOS,管阈电压为负值）。,73,CMOS传输门,CMOS传输门电路结构和符号表示如左图所示，时钟脉冲控制信号C的范围定为0,V,DD,。,CMOS传输门电路与表示,CMOS传输门的电路结构，它由一个,p,MOS管和一个,n,MOS管连接构成，其连接方式为两管的源漏互连（每管的源漏均不确定，视工作条件而定），,p,MOS管和,n,MOS管的栅极电位呈非关系。,74,1) CMOS传输门的工作过程,(1) 传输高电平（设V,o,初态为“0”）,P管为漏负载级（V,GSp,=-V,DD,）,N管为源跟随器（V,GSn,=V,DSn,）,传输门导通电阻r,on,=r,n,r,p,，比传送晶体管导通电阻小。,图 传输门传输高电平过程,75,下面对传输高电平时各工作区情况展开分析。,I区：V,i,-V,0,=V,DD,V,DD,-,V,Tp,N管：V,GSn,=V,DSn,V,Tn,，处于饱和态。随着C,L,充电使V,0,端的电位升高，V,GSn,=V,DSn,，虽然在饱和态下，,V,DSn,变化对导通电阻无影响，但V,GSn,也在变化，则此时：,P管：在V,i,-V,0,V,DD,-,V,Tp,，即,V,DSp,=,-(V,i,-V,0,),-V,DD,+,V,Tp,之前，处于饱和态，,V,GSp,=-V,DD,不变，有：,即：r,p,。,76,III区：V,Tn,V,i,-V,0,V,Tn,，以,的关系继续增大。,P管：此时，其偏置情况：,进入线性区，其导通电阻：,77,(V,i,-V,0,),，,r,p,。,此时，传输门导通电阻r,on,=r,n,r,p,。,II区：V,i,-V,0,V,Tn,N管：V,GSn,=V,DSn,=V,i,-V,0,V,Tn,处于截止状态， r,n,。,P管：按,继续减小。,78,(2) 传输低电平,图 传输门传输低电平过程,N管为漏负载级（V,GSn,=V,DD,）， P管为源跟随器V,GSp,=V,DSp。,其分析过程与传输高电平时类似。,79,由（1）、（2）分析可见：欲使,要使r,on,线性度提高，则须保证n、p管匹配：V,Tn,=,V,Tp,，,g,mn,=g,mp,。,与单个的传送晶体管相比，CMOS传输门除了导通电阻大为改善，传输速度提高之外，还有一个突出的优点就是无高、低电平阈值损失。所谓阈值损失是指传输高电平时，是否能将V,i,=V,DD,传到V,0,，或传输低电平时，最终能否使输出达到0V。,80,CMOS传输门在传输高电平和低电平 时的性能分析，,即CMOS传输门在传输高电平时，为漏负载级工作方式（由于输出电位随漏极电位变化而变化）,，注意，输出电位是随,pMOS管,漏极电位变化而变化，可以完美传输高电平；,而CMOS传输门在传输低电平时，也可以完美传输低电平，仍为漏负载级工作方式,（由于输出电位随漏极电位变化而变化），注意，这时输出电位是随,nMOS管,漏极电位变化而变化。从而讨论了为何单沟道传输门不能完美传输高电平（n沟道MOS传输门），或者为何不能完美传输低电平（p沟道MOS传输门）的原因；讨论了为何CMOS传输门既可完美传输高电平又可完美传输低电平的理论并进行了分析。,81,CMOS传输门在传输高电平和低电平 时的性能分析,CMOS传输门在传输高电平时，为漏负载级工作方式（由于输出电位随漏极电位变化而变化），注意，输出电位是随,pMOS管漏极,电位变化而变化，可以完美传输高电平；而CMOS传输门在传输低电平时，也可以完美传输低电平，仍为漏负载级工作方式（由于输出电位随漏极电位变化而变化），注意，这时输出电位是随,nMOS管漏极,电位变化而变化。从而说明了为何单沟道传输门不能完美传输高电平（n沟道MOS传输门），或者为何不能完美传输低电平（p沟道MOS传输门）的原因，而CMOS传输门既可完美传输高电平又可完美传输低电平。,82,2) 衬底偏置效应对传输门特性的影响,由上面的分析可以看出，在电平传输过程中，源跟随器的源极电位由于C,L,充放电随时变化，而衬底接固定电位，V,BS,0,，有衬偏效应；漏负载级的源与衬底虽未连在一起，但电位相同，V,BS,=0，无衬偏效应。,若采用P阱工艺，NMOS衬底浓度与PMOS的高1,2,数量级，衬偏效应更为明显。,即传输高电平时，n MOS管存在显著的衬底偏置效应；而传输低电平时，pMOS管存在显著的衬底偏置效应；而且二者比较得知，n MOS管的衬底偏置效应更加严重。,83,图 九管CMOS传输门,3) 改进电路九管CMOS传输门,一种改进的CMOS传输门电路如图4-31所示。TG,1,的n,3,管V,BS,=0，无衬偏。E=“1”，TG,1,、TG,2,工作，当V,i,=“1”，TG,1,、TG,2,同时开始传输高电平，其各自的输出端V,0,，V,0,状态相同，而V,0,与TG,1,的n,1,管衬底相接，即V,Bn1,=V,Sn3,=V,Sn1,，可等效视为n,1,的V,BS1,=0，,n,1,管无衬偏效应。,84,(c) CMOS型 (d) PMOS上拉管型,传输门逻辑,85,多路选择器(MUX-Multiplexer ),多路选择器或,多路转换开关(MUX)是MOS开关的一个典型应用，图8.27（a）给出了一个简单的NMOS四到一转换开关的电路和它所对应的转换关系。,A,B,F,0,0,P4,0,1,P3,1,0,P2,1,1,P1,图8.27,86,采用CMOS结构的MUX,CMOS结构的多路转换开关克服了NMOS结构所存在的传输高电平阈值电压损耗和串联电阻大的问题，但晶体管数目增加了一倍。,图8.27,图8.27,87,PMOS上拉管型CMOS,传输门逻辑电路,PMOS上拉管型,逻辑电平提升电路，解决了NMOS传输高电平存在的阈值电压损耗问题。当,=,0时，F=V,DD,V,DD,图8.27,88,89,90,8.7 RS触发器,朱正涌教材：p.154,特性表实际上是一种特殊的真值表，它对触发器的描述十分具体。这种真值表的输入变量（自变量）除了数据输入外，还有触发器的初态，而输出变量（因变量）则是触发器的次态。特性方程是从特性表归纳出来的，比较简洁；状态转换图这种描述方法则很直观。,？,？,91,RS触发器的状态转换图,JK触发器的状态转换图,92,T触发器的状态转换图,D触发器的状态转换图,93,94,朱正涌教材：p. 156,图例：,实线：扩散区，,虚线：铝，,阴影线：多晶硅、,黑方块：引线孔,N阱,N阱,N阱,Poly-S,Al,引线孔,扩散区,M,R,P,M,R,N,95,96,8.8 时钟脉冲控制触发器,8.8.1 NMOS结构的时钟脉冲控制触发器,97,我们看到，在CP的控制下，锁存器并非随时受输入信号的影响。只有当CP信号为“1”时，输入信号才会起作用。CP信号即时钟信号，时钟信号是数字系统的时间基准，用来协调（或同步）数字系统中各部分的动作。鉴于时钟信号的重要性，设计者们采取各种措施保证其信号质量，使之避免干扰。在数据信号不可靠而时钟信号相对可靠的条件下，采用窄时钟脉冲将显著提高锁存器的抗干扰能力。,同步RS触发器,98,除了改善抗干扰能力，CP信号还起另一个作用：消除竞争冒险。假如R信号由0变1，S信号由1变0，理想情况下，Q和Q将同时变化，Q由1变0，Q由0变1。实际上，由于传输路径不同，R、S到达锁存器会有时间差。我们不妨假设S信号落后于R信号t秒。这样，锁存器将在t秒内处于S=1，R=1的非正常工作状态，输出Q=1,Q=1，这样的输出在数字系统内产生尖峰脉冲，导致逻辑错误。,99,为了消除这种竞争冒险现象，我们可以引入CP信号，CP信号使锁存器接收输入信号的时间至少推迟了t秒，输入信号稳定后才允许锁存器进行逻辑运算。这种情况下，,CP信号也叫选通脉冲,。,脉冲选通锁存器有一定的抗干扰能力。然而，在CP=1期间，如果输入信号多次变化，输出也将多次变化。所以，锁存器又叫,“透明触发器”,。,100,8.8.2 CMOS结构的时钟脉冲控制触发器,101,102,8.9 D触发器,103,8.9.2 CMOS D触发器,x,接x,N阱,N阱,N阱,104,105,主从触发器比脉冲选通锁存器进了一步。主从D触发器由两个脉冲选通锁存器级联而成。这两个脉冲选通D锁存器的CP信号是互补，因此前级接收信号时，后级就不接收信号；后级接收信号时，前级就不接收信号。在CP=1期间，前级接收输入信号，后级不接收输入信号。如果输入信号多次变化，前级的输出（即后级的输入）也将随之多次变化，但后级的输出不变。在CP由1变0那一刻，后级接收输入信号，后级输出将随之变化。,106,但是，因为CP0期间，前级不接收输入信号，它的输出将不再变化，它将保持CP由1变0那一刻的状态。所以后级的输出也将保持CP由1变0那一刻的状态。,请注意，前级的输入就是触发器的输入，后级的输出就是触发器的输出，所以，主从触发器的动作特点是，在CP的一个周期内，触发器在CP1期间接收信号，但是输出最多变化一次。输出变化的时刻位于CP下降沿，即CP由1变0的时刻。,107,CMOS,传输门构成的边沿触发器,TG,1,TG,2,1,1,1,Q,Q,CP,D,CP,CMOS,传输门基本触发器,CMOS传输门构成的基本触发器,CP,=0、,CP,=1时，TG,1,导通，TG,2,关断，触发器接收输入信号,D,，使,Q,=,D,。,CP,=1、,CP,=0时，TG,1,关断，TG,2,导通，触发器状态保持不变，将,CP,=0时接收到的信号存储起来。,可见，该触发器与钟控,D,触发器功能完全一致，属于电位触发方式，,CP,为,低电平有效,。,108,CMOS传输门构成的,D,边沿触发器,TG,1,1,Q,D,CMOS,传输门构成的,D,触发器,TG,3,TG,2,1,1,TG,4,1,1,Q,1,Q,CP,CP,CP,CP,CP,CP,CP,CP,G,1,S,D,R,D,G,2,G,3,G,4,Q,Q,主,Q,主,1,1,CP,CP,CP,触发器的状态转移发生在,CP,上升沿到达的时刻，且接受这一时刻的输入激励信号,D,，状态方程为,109,CMOS传输门构成的,J,-,K,边沿触发器,TG,1,1,D,CMOS,传输门构成的,J,-,K,触发器,TG,3,TG,2,1,1,TG,4,1,1,Q,1,Q,CP,CP,CP,CP,G,1,S,D,R,D,G,2,G,3,G,4,Q,主,Q,主,1,1,CP,CP,1,J,K,Q,Q,CP,CP,CP,CP,CP,与CMOS传输门构成的,D,边沿触发器相比较，有,110,