集成电路常用器件版图课件

集成电路版图设计与验证第六章 集成电路常用器件版图1a5.1 MOS器件常见版图画法v1、大尺寸MOS版图布局v大宽长比的晶体管：获得大的驱动能力。v单管布局：栅很长，寄生电阻增加，导致晶体管各个位置的导通不同步。v指状交叉（finger）方式2av将与非门设计成指状构造示例3a5.1 MOS器件常见版图画法v2、倒比管版图布局v管子的宽长比小于1v利用倒比管沟道较长，电阻较大的特点，可以起到上拉电阻的作用。v应用：开机清零电路。4a5.1 MOS器件常见版图画法v3、MOS器件的对称性v对称意味着匹配，是模拟集成电路版图布局重要技巧之一。v包括器件对称、布局连线对称等。v（1）匹配器件相互靠近放置：减小工艺过程对器件的差异。v（2）匹配器件同方向性：不同方向的MOS管在同一应力下载流子迁移率不同。5a5.1 MOS器件常见版图画法v（3）匹配器件与周围环境一致：虚设器件，避免刻蚀程度的不同。6a5.1 MOS器件常见版图画法v（4）匹配器件使用同一单元：根器件法v对于不同比例尺寸的MOS管，尽量使用同一单元进行复制组合，这样，加工的适配几率就会减小。7a5.1 MOS器件常见版图画法v（5）匹配器件共中心性：又称为四方交叉v在运算放大器的输入差分对中，两管的宽长比都比较大。v采用四方交叉的布局方法，使两个管子在X轴上产生的工艺梯度影响和Y轴上的工艺梯度影响都会相互抵消。v将M1和M2分别分成两个宽度为原来宽度一半的MOS管，沿对角线放置后并联。8a5.1 MOS器件常见版图画法9a5.2 电阻常见版图画法v无源电阻：采用对半导体进行掺杂的方式制作的电阻。（本次课只介绍无源电阻）v有源电阻：利用晶体管的不同工作区表现出来的不同电阻特性来做电阻。v1、电阻的分类v掺杂半导体电阻：扩散电阻和例子注入电阻v薄膜电阻：多晶硅薄膜电阻和合金薄膜电阻10a5.2 电阻常见版图画法v（1）离子注入电阻v采用离子注入方式对半导体掺杂而得到的电阻。v可以精确控制掺杂浓度和深度，阻值容易控制且精度很高。分为P+型和N+型电阻。v（2）多晶硅薄膜电阻v掺杂多晶硅薄膜电阻的放开电阻较大，是集成电路中最常用到的一种电阻。11a5.2 电阻常见版图画法v2、电阻的版图设计v（1）简单的电阻版图v电阻的阻值v电阻的阻值=电阻的方块数方块电阻。v这种阻值计算比较粗糙，没有计入接触孔电阻和头区电阻。12a5.2 电阻常见版图画法v（2）高阻值第精度电阻版图v对上拉电阻和下拉电阻：对电阻阻值以及匹配要求不是太高，只需要高阻值。v狗骨型或折弯型v图7.1113a5.2 电阻常见版图画法v（3）高精度电阻版图设计方法之一：虚设器件v对电阻精度及匹配要求较高的电路：基准电路；运算放大器的无源负载。v首选多晶硅电阻。v虚设器件（Dummy Device）14a5.2 电阻常见版图画法v在需要匹配的器件两侧或周围增加虚设器件，防止边上的器件被过多的可是，引起不匹配。v对于既有精度要求，又有匹配要求的电阻，可以将这两个电阻交互排列放置。图7.1615a5.2 电阻常见版图画法v（3）高精度电阻版图设计方法之二：电阻单元的复用v与MOS管类似，电阻也最好使用某一单元进行利用，通常选取一段宽度长度合适，受工艺影响、温度影响总体性能较优的一段电阻作为通用电阻，然后通过串联、并联，获得其他阻值的电阻。图7.1716a5.2 电阻常见版图画法17a5.2 电阻常见版图画法18a5.2 电阻常见版图画法19a5.2 电阻常见版图画法v对于无法使用串、并联关系来构建的电阻，可以在单元电阻内部取部分进行构建。v图7.18的实现方式。20a电阻匹配设计总结v（1）采用同一材料来制作匹配电阻v（2）匹配电阻的宽度要相同，且要足够宽。v（3）匹配的电阻要紧密靠近v（4）在匹配电阻阵列的两端要放置Dummy电阻。v（5）不要使用较短的电阻区块，一般的方块数为5个，高精度多晶硅电阻总长度至少为50微米。21a5.3 电容版图设计v集成电路中的电容存在很多，有专门设计的电容，也有寄生电容。v如相邻两层金属重叠会形成电容vMOS管的栅和沟道之间会形成电容v1、电容的分类vMOS管电容、多晶硅-N阱电容、精度较高的多晶硅-多晶硅电容（PIP）以及金属-金属电容（MIM）22a5.3 电容版图设计v（1）MOS电容v通常在滤波电路中使用，精度不高，误差可达20%左右。v将MOS管的源和漏接在一起，作为一个极板，栅作为一个极板。vMOS管工作在积累区。v栅氧化层较薄，因此电容较大。23a5.3 电容版图设计v（2）阱电容v多晶硅和阱之间形成电容v下极板与衬底之间存在寄生电容，精度不高。v（3）PIP电容v多晶硅-二氧化硅-多晶硅结构v可以通过控制氧化层的质量和厚度，精确控制电容值。v做在场氧区，电容值较小。24a5.3 电容版图设计v（4）MIM电容v金属层之间距离较大，因此电容较小。v减小电容面积、提高电容值：叠层金属电容器，即将多层金属平板垂直的堆叠在一起，将奇数层和偶数层金属分别连在一起，形成两个梳状结构的交叉。图7.21vPIP和MIM电容由于下极板与衬底距离较远，寄生电容较小，精度较好。25a5.3 电容版图设计v2、电容版图设计v一般电路对电容精度要求不高，因此通常电容是最后设计的。v图7.22，“比例电容版图”：两个电容进行匹配。将较小的电容放置中心位置，以保证周围环境一致性。26a5.4 二极管版图v集成电路中普遍存在二极管。vpsub-nwell二极管：P型衬底和N阱之间存在二极管。为了保证所有的二极管反偏，需要将衬底接低电位，N阱接高电位。vSp-nwell二极管：N阱和N阱中的P+扩散区形成的二极管。27a5.4 二极管版图v利用二极管的反向击穿效应，可以用来做芯片的ESD（Elctro-Static Discharge，静电释放）保护。v二极管的反向击穿电压一般在68V，因此当使用ESD时，下一级的最大电压也被嵌位在反向击穿电压。v图7.26：梳状二极管。v用作ESD的二极管的面积较大，且画成环形结构。28a5.5 保护环版图v保护环（guard ring）是有N+型的接触孔或P+型的接触孔转成环状，将所包围的器件与环外的器件隔离开来，所以叫做保护环。v保护环的作用：隔离噪声，保护敏感电路不受外界干扰；防止闩锁效应。29a5.5 保护环版图v1、隔离噪声v模拟电路的噪声一般来自衬底，噪声源会对敏感电路造成影响。v图7.27：通过P+接触孔吸收来自衬底的噪声。30a5.5 保护环版图v2、防止闩锁效应v闩锁效应是由CMOS工艺中的计生效应引起的，对电路可靠性非常重要，一旦发生闩锁，不仅电路无法正常工作，还会因大电流引起芯片过热，造成物理破坏。v图7.29：寄生效应电路。v图7.30：多数载流子保护环，吸收外来的多数载流子，避免寄生三极管的发射极被正偏。31a5.6 焊盘版图v焊盘（pad）集成电路与外接环境之间的接口。v除了压焊块之外，焊盘还具有输入保护、内外隔离、对外驱动等接口功能。v通常由最上层两层金属重叠而成。v图7.31，7.3232aI/0 PAD 输输入入输输出出单单元（元（补补充）充）v承担输入、输出信号接口的I/O单元就不仅仅是压焊块，而是具有一定功能的功能块。这些功能块担负着对外的驱动，内外的隔离、输入保护或其他接口功能。v这些单元的一个共同之处是都有压焊块，用于连接芯片与封装管座。为防止在后道划片工艺中损伤芯片，通常要求I/O PAD的外边界距划片位置100m左右。33aI/0 PAD 输输入入输输出出单单元（元（补补充）充）v任何一种设计技术的版图结构都需要焊盘输入/输出单元（I/OPAD）。不论门阵列、标准单元结构还是积木块结构，它们的I/OPAD都是以标准单元的结构形式出现，这些I/O PAD通常具有等高不等宽的外部形状，各单元的电源、地线的宽度和相对位置是统一的。34a输输入入单单元元 输入单元主要承担对内部电路的保护，一般认为外部信号的驱动能力足够大，输入单元不必具备再驱动功能。因此，输入单元的结构主要是输入保护电路。35a输入单元版图双二极管、电阻电路 单二极管、电阻电路 36a输入单元v从版图可以看到，这样的一个简单电路，其版图形式比我们在前面看到的门阵列版图复杂了许多。这样的版图设计不仅仅是考虑了电路所要完成的功能，而且充分地考虑了接口电路将面对的复杂的外部情况，考虑了在器件物理结构中所包含的寄生效应。v希望通过这样的输入电路，使集成电路内部得到一个稳定、有效的信号，阻止外部干扰信号进入内部逻辑。37a输输出出单单元元v输出单元的主要任务是提供一定的驱动能力，防止内部逻辑过负荷而损坏。另一方面，输出单元还承担了一定的逻辑功能，单元具有一定的可操作性。与输入电路相比，输出单元的电路形式比较多。38a（1 1）反相）反相输输出出 I/O I/OPADPAD 顾名思义，反相输出就是内部信号经反相后输出。这个反相器除了完成反相的功能外，另一个主要作用是提供一定的驱动能力。39a（1 1）反相）反相输输出出 I/O I/OPADPADv为防止触发CMOS 结构的寄生可控硅效应烧毁电路，该版图采用了P+隔离环结构，并在隔离环中设计了良好的电源、地接触。v因为MOS 管的宽长比比较大，版图采用了多栅并联结构，源漏区的金属引线设计成叉指状结构，电路中的NMOS 管和PMOS 管实际是由多管并联构成，采用了共用源区和共用漏区结构。40a（1 1）反相）反相输输出出 I/O I/OPADPADv考虑到电子迁移率比空穴约大2.5 倍，所以，PMOS 管的尺寸比NMOS 管大，这样可使倒相器的输出波形对称。v下图是将金属铝引线去除后的版图形式，通过这个图可以清楚的看到器件的并联结构和重掺杂隔离环的结构。41a（1 1）反相）反相输输出出 I/O I/OPADPAD42a5.7 电源和地线版图v图7.33：电源和地线布局。v内部电路完全设计完毕后，最后开始布焊盘的电源和地线。vVDD和VSS处于对角线位置，最外一圈是VSS线，较里一圈是VDD线，输入输出PAD位于它们之间。43a5.8 连线v多晶硅：电阻率较大，可以作为数字电路门内部连线，或者在小模块内作为近距离连线。v金属AL：既可以在小模块内部使用，也可以作为模块间的连线。v1、金属线的宽度：要考虑工艺允许的最大电流密度，防止流过金属的电流过大。v合并单元后，金属线加宽，可以使用多层金属重叠。44a5.8 连线v2、金属布线v为防止寄生效应，相邻两层金属应交叉布线。v金属折线一般不要走小于900的折线。建议取1350的折线。v3、片内电源和地线v将所有的PMOS管放在一起，共用电源线；所有的NMOS管放在一起，共用地线。45a5.8 连线v相邻两行的数字电路共用一个电源或地线，这样电源和地线就形成了叉指布线的方式。v图7.3546a5.9 静电保护v多数多数CMOS集成集成电电路的路的输输入端是直接接到入端是直接接到栅栅上。而上。而悬悬浮的浮的输输入端很容易受到入端很容易受到较较高感高感应电应电位的影响。人位的影响。人体的静体的静电电模型可以模型可以简简化成化成对对地的地的100 PF电电容串容串联联一一个个1.5 k的的电电阻，在干燥气氛下阻，在干燥气氛下 可能在可能在100 PF上上感感应应出出较较高的静高的静电电电电位，位，由于存由于存储储的能量与的能量与电电位的位的平方成正比，所以存平方成正比，所以存储储在人体等效在人体等效电电容中的能量很容中的能量很大，大，约约0.2毫焦耳。毫焦耳。较较高的静高的静电电电电位和位和较较高的能量会高的能量会引起引起CMOS电电路的静路的静电电失效。失效。47aESD（Electrostatic discharge）v静静电电放放电电(ESD)引起的失效的原因主要有两引起的失效的原因主要有两种：一种是种：一种是电电流流过过大而引起的大而引起的热热失效失效；一种；一种是由于是由于过过大的大的电压电压直接引起直接引起栅栅氧化氧化层层的的击击穿，穿，或者或者说说是是电电失效失效。热热失效是由于局部失效是由于局部电电流集流集中而形成中而形成较较大的大的热热量，使器件局部金属互量，使器件局部金属互连连线线熔化或芯片出熔化或芯片出现热现热斑。从而引起二次斑。从而引起二次击击穿。穿。电电失效是由于保失效是由于保护护不当使不当使较较大的大的电压电压直接直接加到脆弱的薄氧化加到脆弱的薄氧化层层上，引起介上，引起介质击质击穿或表穿或表面面击击穿。穿。48aESD（Electrostatic discharge）vESD在半在半导导体器件中已体器件中已经经成成为为主要的可靠性主要的可靠性问题问题，在小尺寸，在小尺寸CMOS工工艺艺中更是如此。在中更是如此。在深深亚亚微米微米CMOS工工艺艺中，中，由于薄由于薄栅栅氧化氧化层层的的击击穿穿电压较电压较低，必低，必须须加入有效的在片加入有效的在片ESD保保护电护电路以箝位加到内部路以箝位加到内部电电路路栅栅氧上的氧上的过过冲冲电电压压。v为防止器件被击穿，必须为这些电荷提供“泄放通路”,这就是输入保护电路。49a