可编程器件的结构和工作原理课件

可编程逻辑器件可编程逻辑器件可编程逻辑器件1器件为什么可编程器件为什么可编程n n数学基础布尔代数n n逻辑函数的表示：n nSOPSOP最小项之和最小项之和n nPOSPOS最大项之积最大项之积组合电路的编程实现方法器件为什么可编程数学基础布尔代数组合电路的2基本的可编程器件基本的可编程器件与阵列与阵列输入输入或阵列或阵列乘积项乘积项输出输出基本的可编程器件与阵列输入或阵列乘积项输出3PLD出现的背景出现的背景n n电路集成度不断提高电路集成度不断提高n nSSISSIMSIMSILSILSIVLSIVLSIn n计算机技术的发展使计算机技术的发展使EDAEDA技术得到广泛应用技术得到广泛应用n nCADCADCAECAEEDAEDAn n设计方法的发展设计方法的发展n n自下而上自下而上自上而下自上而下n n用户需要设计自己需要的专用电路用户需要设计自己需要的专用电路n n专用集成电路（专用集成电路（ASICASICApplicationSpecificIntegratedApplicationSpecificIntegratedCircuitsCircuits）开发周期长，投入大，风险大）开发周期长，投入大，风险大n n可编程器件可编程器件PLDPLD：开发周期短，投入小，风险小：开发周期短，投入小，风险小PLD出现的背景电路集成度不断提高4 PLD器件的优点器件的优点n n集成度高，可以替代多至几千块通用集成度高，可以替代多至几千块通用ICIC芯片芯片n n极大减小电路的面积，降低功耗，提高可靠性极大减小电路的面积，降低功耗，提高可靠性n n具有完善先进的开发工具具有完善先进的开发工具n n提供语言、图形等设计方法，十分灵活提供语言、图形等设计方法，十分灵活n n通过仿真工具来验证设计的正确性通过仿真工具来验证设计的正确性n n可以反复地擦除、编程，方便设计的修改和升可以反复地擦除、编程，方便设计的修改和升级级n n灵活地定义管脚功能，减轻设计工作量，缩短灵活地定义管脚功能，减轻设计工作量，缩短系统开发时间系统开发时间n n内部资源丰富，可用于完成存储器、内部资源丰富，可用于完成存储器、PLLPLL以及以及DSPDSP的功能。的功能。PLD器件的优点集成度高，可以替代多至几千块通用IC芯片5PLD的发展趋势的发展趋势n n向高集成度、高速度方向进一步发展n n最高集成度已达到最高集成度已达到800800万门万门n n向低电压和低功耗方向发展，n n内嵌多种功能模块n n存储器单元，存储器单元，DSPDSP，CPUCPUn nXilinx推出最小特征尺寸达到90nm的FPGA，降低成本，提高密度n n向数、模混合可编程方向发展PLD的发展趋势向高集成度、高速度方向进一步发展6PLD生产厂家生产厂家n n n最大的最大的PLDPLD供应商之一供应商之一n n nFPGAFPGA的发明者，最大的的发明者，最大的PLDPLD供供应商之一应商之一n n nISPISP技术的发明者技术的发明者n n n提供军品及宇航级产品提供军品及宇航级产品PLD生产厂家7PLD分类（按集成度）分类（按集成度）n n低密度n nPROM,EPROM,EEPROM,PAL,PLA,GALPROM,EPROM,EEPROM,PAL,PLA,GALn n只能完成较小规模的逻辑电路只能完成较小规模的逻辑电路n n高密度，已经有超过800万门的器件n nEPLD,CPLD,FPGAEPLD,CPLD,FPGAn n可用于设计大规模的数字系统可用于设计大规模的数字系统集成度高，甚至集成度高，甚至可以做到可以做到SOCSOC（SystemOnaChipSystemOnaChip）PLD分类（按集成度）低密度8n n管脚数目：管脚数目：n n208208个个n n电源：电源：n n3.3V3.3V（I/OI/O）n n2.5V2.5V（内核）（内核）n n速度速度n n250MHz250MHzn n内部资源内部资源n n49924992个逻辑单元个逻辑单元n n1010万个逻辑门万个逻辑门n n49152bit49152bit的的RAMRAM管脚数目：9高密度高密度FPGA集成度的比较集成度的比较厂家厂家器件器件逻辑宏逻辑宏单元单元RAMRAMbitbitDSPDSPblockblockPLPLL LI/OI/OAlteraAlteraEP2S180EP2S180179,400179,4009,383,0409,383,0409696个个DSPDSP模模块块12121,1581,158XilinxXilinxXC2VP125XC2VP125125,136125,13610,008,00010,008,0004 4个个PowerPCPowerPC处理器处理器12121,2001,200ActelActelAX2000AX200010,75210,752295,000295,0008 8684684高密度FPGA集成度的比较厂家逻辑宏单元RAMDSPPLLI10PLD分类（按结构特点）分类（按结构特点）n n基于与或阵列结构的器件阵列型n nPROMPROM，EEPROMEEPROM，PALPAL，GALGAL，CPLDCPLDn nCPLDCPLD的代表芯片如：的代表芯片如：AlteraAltera的的MAXMAX系列系列n n基于门阵列结构的器件单元型n nFPGAFPGAPLD分类（按结构特点）基于与或阵列结构的器件阵列型11PLD分类（按编程工艺）分类（按编程工艺）n n熔丝或反熔丝编程器件熔丝或反熔丝编程器件ActelActel的的FPGAFPGA器件器件n n体积小，集成度高，速度高，易加密，抗干扰，耐高体积小，集成度高，速度高，易加密，抗干扰，耐高温温n n只能一次编程，在设计初期阶段不灵活只能一次编程，在设计初期阶段不灵活n nActelActel推出用推出用FlashFlash保存编程数据的保存编程数据的FPGAFPGA芯片芯片n nSRAMSRAM大多数公司的大多数公司的FPGAFPGA器件器件n n可反复编程，实现系统功能的动态重构可反复编程，实现系统功能的动态重构n n每次上电需重新下载，实际应用时需外挂每次上电需重新下载，实际应用时需外挂EEPROMEEPROM用用于保存程序于保存程序n nEEPROMEEPROM大多数大多数CPLDCPLD器件器件n n可反复编程可反复编程n n不用每次上电重新下载，但相对速度慢，功耗较大不用每次上电重新下载，但相对速度慢，功耗较大PLD分类（按编程工艺）熔丝或反熔丝编程器件Actel12PLD的的逻辑符号表示方法逻辑符号表示方法(1)(1)连接的方式连接的方式PLD的逻辑符号表示方法(1)连接的方式13(2)(2)基本门电路的表示方式基本门电路的表示方式F1=ABC与门与门或门或门A B C DF1AB C&L AB C1L DF1=A+B+C+D(2)基本门电路的表示方式F1=ABC与门或门ABCDF14三态输出缓冲器三态输出缓冲器输出恒等于输出恒等于0 0的与门的与门输出为输出为1 1的与门的与门输入缓冲器输入缓冲器三态输出缓冲器输出恒等于0的与门输出为1的与门输入缓冲器15编程连接技术编程连接技术PLD表示的与门表示的与门熔丝工艺的与门原理图熔丝工艺的与门原理图L=ABC编程连接技术PLD表示的与门熔丝工艺的与门原理图16连接连接连接连接连接连接断开断开A、B、C 中有一个为中有一个为0A、B、C 都为都为1输出为输出为0；输出为输出为1。L=AC断开断开连接连接连接连接断开断开L=ABCXX器件的开关状态不同器件的开关状态不同,电路实现逻辑函数也就不同电路实现逻辑函数也就不同1 0 11 1 1连接连接连接断开A、B、C中有一个为0A、B、C都为1输17PLD中的三种与、或阵列中的三种与、或阵列与阵列、或阵列与阵列、或阵列均可编程均可编程(PLA)与阵列固定，或阵与阵列固定，或阵列可编程列可编程(PROM)与阵列可编程，或与阵列可编程，或阵列固定阵列固定(PAL和和GAL等等)输出函数为最小输出函数为最小项表达式项表达式输出函数的乘积项数不输出函数的乘积项数不可变可变每个每个乘积项所含变乘积项所含变量数可变量数可变输出函数的乘积项数可变输出函数的乘积项数可变每每个个乘积项所含变量数可变乘积项所含变量数可变PLD中的三种与、或阵列与阵列、或阵列与阵列固定，或阵与阵列18组合逻辑电路的组合逻辑电路的 PLD 实现实现例例1 1 由由PLA构成的逻辑电路如图所构成的逻辑电路如图所示，试写出该电路的逻辑表达式，示，试写出该电路的逻辑表达式，并确定其逻辑功能并确定其逻辑功能。写出该电路的逻辑表达式：写出该电路的逻辑表达式：组合逻辑电路的PLD实现例1由PLA构19AnBnCnAnBnAnCnBnCn全加器全加器AnBnCnAnBnCnAnBnCnAnBnCnAnBnAnCnBnCn全加器AnBnCnAnB20试写出该电路的逻辑表达式。试写出该电路的逻辑表达式。试写出该电路的逻辑表达式。21PLD的输出结构举例的输出结构举例专用输出结构（基本组合输出结构）专用输出结构（基本组合输出结构）PLD的输出结构举例专用输出结构（基本组合输出结构）22异步异步I/O输出结构输出结构异步I/O输出结构23寄存器输出结构寄存器输出结构寄存器输出结构24其它输出结构其它输出结构n n含异或门的寄存器输出结构n n算术选通反馈结构n n输出逻辑宏单元OLMC其它输出结构含异或门的寄存器输出结构25可编程通用阵列逻辑可编程通用阵列逻辑General Array Logic-GALn n在PAL基础上发展而来n n与阵列可编程、或阵列固定与阵列可编程、或阵列固定n n输出功能可以自己定义n nE2COMS工艺，可多次编程n n有电子标签，可编程保密位n n与TTL器件兼容可编程通用阵列逻辑GeneralArrayLogic26GAL16v8框框图图GAL16v8框图27GAL通用结构通用结构n n输入缓冲器8个n n输出缓冲器（三态）8个n n与门阵列6432n n输出反馈/输入缓冲器8个n n输出逻辑宏单元8个（含或门阵列）OLMC（OUTPUTLOGICMacroCell）n n时钟，选通GAL通用结构输入缓冲器8个281个可编程的与个可编程的与阵列阵列8个个输输入入缓缓冲冲器器8个个输输出出/反反馈馈缓缓冲冲器器8个个三三态态输输出出缓缓冲冲器器8个输出逻辑个输出逻辑宏单元宏单元 1个时钟输入个时钟输入CLK 缓冲器缓冲器1个输出使能个输出使能缓冲器缓冲器1个可编程的与阵列8个输入缓冲器8个输出/反馈缓冲器8个三态29OLMC结结构构OLMC结构30输出逻辑宏单元（输出逻辑宏单元（OLMC）结构）结构D D触触发发器器或或门门异异或或门门多多路路开开关关多多路路开开关关多路多路开关开关多多路路开开关关1)D触发器触发器锁存或门的输出状态，锁存或门的输出状态，使使GAL可构成时序逻可构成时序逻辑电路辑电路2)4个多路开关个多路开关PTMUX：控制来自与：控制来自与阵列的第一乘积项阵列的第一乘积项TSMUX:选择输出三选择输出三态缓冲器的选通信号态缓冲器的选通信号FMUX:决定反馈信号决定反馈信号的来源的来源OMUX:控制输出信号控制输出信号是否锁存是否锁存3)异或门异或门用于控制输出信号用于控制输出信号的极性的极性输出逻辑宏单元（OLMC）结构D触发器或门异或门多路开关多路31OLMC组成组成n n8输入或门构成或门阵列n n异或门控制输出信号的极性（XOR为1时，输出反相）n nD触发器寄存数据，完成时序电路功能n n整个GAL16V8的CK、OE共用n n四个多路器（由AC0，AC1控制）n nPTMUXPTMUX：选择输入：选择输入OMUXOMUX：选择输出：选择输出n nTSMUXTSMUX：选择输出三态门的控制信号：选择输出三态门的控制信号n nFMUXFMUX：选择反馈信号：选择反馈信号OLMC组成8输入或门构成或门阵列32OLMC的组态结构的组态结构n n由SYN、AC0，AC1(n)控制n n101专用输入模式n n100专用输出模式n n111选通组合输出模式n n010时序模式n n011在时序电路中的组合输出OLMC的组态结构由SYN、AC0，AC1(n)控制33OLMC工作在工作在专用输入模式。专用输入模式。三态缓冲器为三态缓冲器为高阻态，来自高阻态，来自邻级输出信号邻级输出信号接到与逻辑阵接到与逻辑阵列的输入列的输入当当SYN=1 AC0=0 AC1=1时时OLMC工作在专用输入模式。三态缓冲器为高阻态，来自邻级输出34101专用输入专用输入101专用输入35OLMC为组合为组合输出模式输出模式三态门选通异三态门选通异或门输出或门输出经触发器送三经触发器送三态门态门当当SYN=1 AC0=0AC1=0时时OLMC为组合输出模式当SYN=1AC0=0AC1=0时36100专用输出专用输出100专用输出37111选通输出选通输出111选通输出38010时序输出时序输出010时序输出39011时序电路中的组合输出时序电路中的组合输出011时序电路中的组合输出40GAL编程原理编程原理n n先擦除原有数据n nP/V管脚（19）设为高电平n nSdin管脚（9）为数据输入端（串行）n nSclk管脚（8）为时钟输入端n nRAG0-RAG5选择行地址（3，4，5，6，7，18）GAL编程原理先擦除原有数据41行行地地址址映映射射行地址映射42电子标签电子标签*可以自己定义电子标签各段的含义电子标签*可以自己定义电子标签各段的含义43结构控制字结构控制字n n积项禁止位（供64位）n nXOR（8位）n nSYN（1位）AC0（一位）n nAC1（8位）结构控制字积项禁止位（供64位）44n n加密单元1位n n一旦加密，禁止读出内部编程内容。一旦加密，禁止读出内部编程内容。n n只有整体擦除时才能擦除加密单元只有整体擦除时才能擦除加密单元n n整体擦除位1位加密单元1位45复杂可编程逻辑器件复杂可编程逻辑器件CPLDn n典型的CPLD是由PLD模块阵列组成，阵列之间有可编程的互连结构PLDPLDPLDPLDPLDPLD类似于PAL可编程的连线复杂可编程逻辑器件CPLD典型的CPLD是由PLD模块阵列46Altera MAX7000 CPLD逻辑阵列模块逻辑阵列模块可编程可编程IO模块模块AlteraMAX7000CPLD逻辑阵列模块可编程47MAX7000内部结构内部结构n n逻辑阵列块LAB，实现用户设计的逻辑功能，每个LAB内部包含16个逻辑宏单元（MacroCell）。n nI/O控制块，可配置为输入、输出和双向三种工作模式。n n可编程连线阵列PIA，为LAB之间的信号提供连接所需的通道。n n特定输入/输出管脚：GCLK，GClrn，OEMAX7000内部结构逻辑阵列块LAB，实现用户设计的逻辑功48n n宏单元（宏单元（Marocell)Marocell)，可编程连线（，可编程连线（PIA)PIA)和和I/OI/O控制控制块。块。n n宏单元是宏单元是PLDPLD的基本结构，由它来实现基本的逻的基本结构，由它来实现基本的逻辑功能。图中兰色部分是多个宏单元的集合。辑功能。图中兰色部分是多个宏单元的集合。n n可编程连线负责信号传递，连接所有的宏单元。可编程连线负责信号传递，连接所有的宏单元。n nI/OI/O控制块负责输入输出的电气特性控制，比如可控制块负责输入输出的电气特性控制，比如可以设定集电极开路输出，摆率控制，三态输出等。以设定集电极开路输出，摆率控制，三态输出等。n nINPUT/GCLK1INPUT/GCLK1，INPUT/GCLRn,INPUT/OE1,INPUT/GCLRn,INPUT/OE1,INPUT/OE2INPUT/OE2是全局时钟，清零和输出使能信号，是全局时钟，清零和输出使能信号，这几个信号有专用连线与这几个信号有专用连线与PLDPLD中每个宏单元相连，中每个宏单元相连，信号到每个宏单元的延时相同并且延时最短信号到每个宏单元的延时相同并且延时最短 宏单元（Marocell)，可编程连线（PIA)和I/O控制49宏单元内部结构乘积项逻辑阵列乘积项选择矩阵可编程触发器宏单元内部结构乘积项逻辑阵列乘积项选择矩阵可编程50宏单元内部结构宏单元内部结构n n乘积项逻辑阵列和乘积项选择矩阵：实现输入信号的组合逻辑n n可编程触发器模块：实现时序逻辑。主要对5个选择器进行设置。n n扩展乘积项：对于更加复杂的逻辑功能，需要附加的乘积项来实现，有并联扩展乘积项和串连扩展乘积项两种形式。宏单元内部结构乘积项逻辑阵列和乘积项选择矩阵：实现输入信号的51可编程的可编程的I/O单元单元n n能兼容TTL和CMOS多种接口和电压标准n n可配置为输入、输出、双向、集电极开路和三态等形式n n能提供适当的驱动电流n n降低功耗，防止过冲和减少电源噪声n n支持多种接口电压（降低功耗）n n1.21.20.5um,5V0.5um,5Vn n0.35um,3.3V0.35um,3.3Vn n0.25um,internal2.5V,I/O3.3V0.25um,internal2.5V,I/O3.3Vn n0.18um,internal1.8V,I/O2.5Vand3.3V0.18um,internal1.8V,I/O2.5Vand3.3V可编程的I/O单元能兼容TTL和CMOS多种接口和电压标准52可编程可编程I/O单元的摆率单元的摆率n n相邻连线之间存在一定的寄生耦合电容，一根线相邻连线之间存在一定的寄生耦合电容，一根线过大的压摆率必然导致相邻导线上感应出噪声尖过大的压摆率必然导致相邻导线上感应出噪声尖峰（毛刺），或者出现阻抗不匹配的现象，从而峰（毛刺），或者出现阻抗不匹配的现象，从而影响电路的正常工作。影响电路的正常工作。n n较高的摆率意味着输出驱动必须克服线路的寄生较高的摆率意味着输出驱动必须克服线路的寄生容抗，这将导致：一是电路的功耗加大；二是驱容抗，这将导致：一是电路的功耗加大；二是驱动寄生电容时会导致电源引线和地引线上的噪声动寄生电容时会导致电源引线和地引线上的噪声电压。电压。n n在低速应用场合可以通过编程降低输出信号摆率，在低速应用场合可以通过编程降低输出信号摆率，从而减少系统噪声，但加大了该信号的延时（从而减少系统噪声，但加大了该信号的延时（4 45ns5ns）。）。可编程I/O单元的摆率相邻连线之间存在一定的寄生耦合电容，一53可编程连线阵列可编程连线阵列n n在各个逻辑宏单元之间以及逻辑宏单元与I/O单元之间提供信号连接的网络n nCPLD中一般采用固定长度的线段来进行连接，因此信号传输的延时是固定的，使得时间性能容易预测。n n因为器件工艺问题，连线阵列不能做到100的连通率。可编程连线阵列在各个逻辑宏单元之间以及逻辑宏单元与I/O单元54 FPGA结构原理图结构原理图IOBCLB包含多个逻辑单元PICFPGA结构原理图IOBCLB包含多个逻辑单元PIC55n内部结构称为LCA（LogicCellArray）由三个部分组成：n可编程逻辑块（CLB）n可编程输入输出模块（IOB）n可编程内部连线（PIC）内部结构称为LCA（LogicCellArray）由三个56 CLB（LE）内部结构）内部结构CLB（LE）内部结构57 查找表的基本原理查找表的基本原理实际逻辑电路LUT的实现方式a,b,c,d输入逻辑输出地址RAM中存储的内容00000000000001000010.0.01111111111N个输入的逻辑函数需要2的N次方的容量的SRAM来实现，一般多个输入的查找表采用多个逻辑块级连的方式查找表的基本原理实际逻辑电路LUT的实现方式58查找表的基本原理查找表的基本原理N个输入的逻辑函数需要2的N次方的容量的SRAM来实现，一般多于输入的查找表采用多个逻辑块级连的方式查找表的基本原理N个输入的逻辑函数需要2的N次方的容量的SR59可编程连线可编程连线可编程连线60Xilinx LCA的连线的连线XilinxLCA的连线61n n单长线：贯穿于CLB之间，最小连接长度是相邻CLB的行距和列距；n n双长线：经过两个CLB之后和开关矩阵相连；n n长线：贯穿整个芯片，不经过开关矩阵；n n开关矩阵：提供灵活的互连；n n可编程互连点：将CLB的I/O和连线网络连接；n n开关矩阵的尺寸开关矩阵的尺寸CLBCLB单长线：贯穿于CLB之间，最小连接长度是相邻CLB的行距和列62n n能兼容TTL和CMOS多种接口电压和接口标准；n n可配置为输入、输出、三态等各种组态；n n能提供适当的驱动电压和电流；n n能得到正确的输入，正确快速的传递时序信息；n n防止过冲，小压降，低噪声；可编程可编程I/O单元单元能兼容TTL和CMOS多种接口电压和接口标准；可编程I/O单63保护二级管保护二级管可配置的可配置的上下拉上下拉输出三态和输出三态和摆率控制摆率控制时序或组合时序或组合输出输出时序或组合时序或组合输入输入保护二级管可配置的输出三态和摆率控制时序或组合输出时序或组合64CPLD与与FPGA的区别的区别CPLDCPLDFPGAFPGA内部结构内部结构 ProductProducttermtermLookLookupTableupTable程序存储程序存储 内部内部EEPROMEEPROMSRAMSRAM，外挂，外挂EEPROMEEPROM资源类型资源类型 组合电路资源丰富组合电路资源丰富触发器资源丰富触发器资源丰富集成度集成度低低高高使用场合使用场合 完成控制逻辑完成控制逻辑能完成比较复杂的算法能完成比较复杂的算法速度速度快快慢慢其他资源其他资源EABEAB，锁相环，锁相环保密性保密性可加密可加密一般不能保密一般不能保密CPLD与FPGA的区别CPLDFPGA内部结构Produc65PLD的开发流程的开发流程PLD的开发流程66设计输入设计输入n n原理图输入原理图输入n n使用元件符号和连线等描述使用元件符号和连线等描述n n综合的效率很高综合的效率很高n n但设计大规模的数字系统时则显得繁琐，且可读性不但设计大规模的数字系统时则显得繁琐，且可读性不强，一般用于顶层设计时各模块之间的连接。强，一般用于顶层设计时各模块之间的连接。n nHDLHDL语言输入语言输入n n逻辑描述功能强，可读性强逻辑描述功能强，可读性强n n成为国际标准，便于移植成为国际标准，便于移植n n原理图与原理图与HDLHDL的联系高级语言与汇编语言关的联系高级语言与汇编语言关系类似系类似设计输入原理图输入673.1 设计输入设计输入n n波形输入波形输入n n适合时序重复的功能，不建议使用。适合时序重复的功能，不建议使用。n n底层编辑底层编辑n n对器件内部资源进行设计，达到合理的布局和布线，对器件内部资源进行设计，达到合理的布局和布线，以及分配引脚。以及分配引脚。n n网表输入文件网表输入文件n n从第三方软件输入设计结果从第三方软件输入设计结果n n层次输入层次输入n n融合多个设计模块，完成一个数字系统。融合多个设计模块，完成一个数字系统。3.1设计输入波形输入68设计处理设计处理n n自动错误定位自动错误定位n n发现设计的错误，如发现设计的错误，如HDLHDL的语法错误，以及与逻辑设的语法错误，以及与逻辑设计原则相违背的设计。计原则相违背的设计。n n逻辑综合与适配逻辑综合与适配n n多器件划分多器件划分n n划分时保证所需器件最小，器件之间的引脚最少，即划分时保证所需器件最小，器件之间的引脚最少，即耦合最小。耦合最小。n n输出编程文件：输出编程文件：生成可供器件编程使用的数据文件生成可供器件编程使用的数据文件n n对器件编程的文件（对器件编程的文件（*pof*pof）n n对对SRAMSRAM编程的文件（编程的文件（*sof*sof）设计处理自动错误定位69设计处理设计处理n n综合和优化综合和优化n n优化：将逻辑化简，去除冗余项，减少设计所耗用的优化：将逻辑化简，去除冗余项，减少设计所耗用的资源资源n n综合：将模块化层次化设计的多个文件合并为一个网综合：将模块化层次化设计的多个文件合并为一个网表，使设计层次平面化表，使设计层次平面化n n映射映射n n把设计分为多个适合特定器件内部逻辑资源实现的逻把设计分为多个适合特定器件内部逻辑资源实现的逻辑小块的形式辑小块的形式n n布局与布线布局与布线n n将已分割的逻辑小块放到器件内部逻辑资源的具体位将已分割的逻辑小块放到器件内部逻辑资源的具体位置并利用布线资源完成各功能块之间的连接置并利用布线资源完成各功能块之间的连接设计处理综合和优化70模拟仿真模拟仿真n n功能仿真n n不考虑信号传输和器件的延时不考虑信号传输和器件的延时n n时序仿真n n不同器件的内部延时不一样，不同的布局、布不同器件的内部延时不一样，不同的布局、布线延时也会有比较大的不同线延时也会有比较大的不同n n在线验证n n利用实现手段测试器件最终功能和性能指标利用实现手段测试器件最终功能和性能指标模拟仿真功能仿真71在系统编程技术在系统编程技术ISPIn System Programn n对PLD的逻辑功能可随时进行修改。由Lattice公司率先发明n n优点：n n方便硬件的调试方便硬件的调试n n方便硬件版本的升级，类似于软件升级方便硬件版本的升级，类似于软件升级在系统编程技术ISPInSystemProgram72在系统编程技术在系统编程技术ISPIn System Program在系统编程技术ISPInSystemProgram73