数字锁相环与位同步提取课件

第第5章章 数字锁相环与同步提取数字锁相环与同步提取5.1 超前超前滞后型滞后型DPLL5.2 触发器型触发器型DPLL5.3 DPLL的性能指标的性能指标5.4 位同步提取位同步提取5.5 小结小结第第5章章 数字锁相环与同步提取数字锁相环与同步提取5.1 超前滞后超前滞后1如图如图5.0.1所示，所示，数字锁相环数字锁相环（DPLL）由数字鉴相）由数字鉴相器（器（DPD）、数字环路滤波器（）、数字环路滤波器（DLF）及数控振）及数控振荡器（荡器（DCO）组成。）组成。DCO实际上是一个分频器，它的分频比受其输入实际上是一个分频器，它的分频比受其输入信号控制。当信号控制。当DCO的分频比增大时，的分频比增大时，uo(t)的相位的相位向后移，反之向前移。向后移，反之向前移。DLF用于滤除噪声，用于滤除噪声，DPD用于比较用于比较ui(t)与与uo(t)的相的相位。位。DLF可以用硬件或软件实现，整个数字锁相环可以用硬件或软件实现，整个数字锁相环可以用编程逻辑器件或单片机实现。可以用编程逻辑器件或单片机实现。如图如图5.0.1所示，数字锁相环（所示，数字锁相环（DPLL）由数字鉴相器（）由数字鉴相器（DP2在数字锁相环中，不要求输入信号在数字锁相环中，不要求输入信号ui(t)包含有频率等于包含有频率等于码速率的离散谱，码速率的离散谱，ui(t)为单极性矩形脉冲信号即可。为单极性矩形脉冲信号即可。用途：用途：数字锁相环常用于提取同步信号。数字锁相环常用于提取同步信号。5.1 超前滞后型超前滞后型DPLL可用图可用图5.1.1来说明工作原理。来说明工作原理。在数字锁相环中，不要求输入信号在数字锁相环中，不要求输入信号ui(t)包含有频率等于码速率包含有频率等于码速率3图中图中No次分频器、或门、扣除门和附加门一起构成次分频器、或门、扣除门和附加门一起构成DCO。鉴相器的工作原理如图鉴相器的工作原理如图5.1.2所示。所示。图中图中No次分频器、或门、扣除门和附加门一起构成次分频器、或门、扣除门和附加门一起构成DCO。鉴相器。鉴相器4代码代码 1 0 0 1 0uo(t)ui(t)滞后脉冲滞后脉冲超前脉冲超前脉冲图图5.1.2 超前滞后型鉴相器波形超前滞后型鉴相器波形设环路锁定时信号设环路锁定时信号uo(t)的对准码元中间，的对准码元中间，若若uo(t)的上升沿位的上升沿位于码元前半个周期，于码元前半个周期，则称则称uo(t)超前超前ui(t),否则为否则为滞后滞后。当当uo(t)超前超前ui(t)时，且时，且ui(t)为高电平时，鉴相器输为高电平时，鉴相器输出一个超前脉冲；当出一个超前脉冲；当uo(t)滞后滞后ui(t),且且ui(t)为高电平为高电平时，鉴相器输出一个滞后脉冲。时，鉴相器输出一个滞后脉冲。我们称这种鉴相器为超前滞后型鉴相器，称由它我们称这种鉴相器为超前滞后型鉴相器，称由它构成的数字锁相环为构成的数字锁相环为超前滞后型数字锁相环。超前滞后型数字锁相环。代码代码 1 0 0 1 05若无若无DLF，即将滞后脉冲和超前脉冲分别直接送到附，即将滞后脉冲和超前脉冲分别直接送到附加门和扣除门，则一个超前脉冲使常开门关闭一次，加门和扣除门，则一个超前脉冲使常开门关闭一次，扣除一个送往扣除一个送往No次分频器的次分频器的a路时钟脉冲，从而使信路时钟脉冲，从而使信号号uo(t)的相位后移的相位后移2/No;一个滞后脉冲使常闭门打开一次，并输出一个一个滞后脉冲使常闭门打开一次，并输出一个b路时路时钟脉冲，此脉冲位于常开门输出的两个脉冲之间，或钟脉冲，此脉冲位于常开门输出的两个脉冲之间，或门将常闭门输出的这个脉冲与常开门输出的脉冲一起门将常闭门输出的这个脉冲与常开门输出的脉冲一起送给分频器，使送给分频器，使uo(t)的相位前移的相位前移2/No。经过反复调整，就可使经过反复调整，就可使uo(t)的上升沿对准码元之间。的上升沿对准码元之间。可见，此种环路的可见，此种环路的DCO的分频比只有的分频比只有No-1、No及及No+1三种，称这种三种，称这种VCO为增量减量计数式为增量减量计数式DCO。但相位的。但相位的一次调整量一次调整量仅为仅为2/No，故同步建立时，故同步建立时间（即捕捉时间）较长。间（即捕捉时间）较长。若无若无DLF，即将滞后脉冲和超前脉冲分别直接送到附加门和扣除门，即将滞后脉冲和超前脉冲分别直接送到附加门和扣除门6在超前滞后型数字环中常使用两种环路滤波器：即在超前滞后型数字环中常使用两种环路滤波器：即N先先M滤波器滤波器和和随机徘徊序列滤波器随机徘徊序列滤波器，它们的原理框，它们的原理框图分别如图图分别如图5.1.3(a)、(b)所示。所示。超前脉冲超前脉冲滞后脉冲滞后脉冲推后脉冲推后脉冲提前脉冲提前脉冲去去3个计数器复位器个计数器复位器N计数器计数器N计数器计数器M计数器计数器或门或门或门或门图图5.1.3（a)N先于先于M环路滤波器环路滤波器在超前滞后型数字环中常使用两种环路滤波器：即在超前滞后型数字环中常使用两种环路滤波器：即N先先M滤波器和滤波器和72N+1位位可逆计数器可逆计数器或门或门超前脉冲超前脉冲滞后脉冲滞后脉冲提前脉冲提前脉冲推后脉冲推后脉冲图图5.1.3 (b)随机徘徊序列滤波器随机徘徊序列滤波器UPDN+N-N在在N先于先于M滤波器中，超前、滞后脉冲分别连接到上、滤波器中，超前、滞后脉冲分别连接到上、下两个下两个N计数器，而超前、滞后脉冲之和则通过一计数器，而超前、滞后脉冲之和则通过一个或门连接到个或门连接到M计数器，而且计数器，而且NM2N.设开始计设开始计数前三个计数器都已复位数前三个计数器都已复位,随着二元随机序列不断输随着二元随机序列不断输入入,三个计数器分别计数存储三个计数器分别计数存储,直到下列两个条件之直到下列两个条件之一得到满足为止一得到满足为止:2N+1位或门超前脉冲滞后脉冲提前脉冲推后脉冲图位或门超前脉冲滞后脉冲提前脉冲推后脉冲图5.1.3 8（1）若某一路）若某一路N计数器在计数器在M计数器之前先计满或同计数器之前先计满或同时存满了数，则在时存满了数，则在N计数器输出端产生一个提前或推计数器输出端产生一个提前或推后脉冲，并使三个计数器同时复位。后脉冲，并使三个计数器同时复位。（2）若）若M计数器先于任何一个计数器先于任何一个N计数器计满，则计数器计满，则使三个计数器同时复位，不产生提前或推后脉冲。使三个计数器同时复位，不产生提前或推后脉冲。后一种情况在相位差很小后一种情况在相位差很小(环路已锁定环路已锁定)时出现。时出现。环路锁定后，噪声产生的超前或滞后脉冲是随机的，环路锁定后，噪声产生的超前或滞后脉冲是随机的，且出现的概率相等且出现的概率相等,所以在噪声作用下滤波器输出提前所以在噪声作用下滤波器输出提前或推后脉冲的概率很小，使环路保持锁定状态不变。或推后脉冲的概率很小，使环路保持锁定状态不变。环路锁定前，鉴相器连续出现超前脉冲或滞后脉冲环路锁定前，鉴相器连续出现超前脉冲或滞后脉冲,N计数器可以计满计数器可以计满,它输出一个超前脉冲或滞后脉冲它输出一个超前脉冲或滞后脉冲,使计数器同时复位使计数器同时复位,再重新开始计数。在提前或推后再重新开始计数。在提前或推后脉冲的作用下，环路逐渐进入锁定状态。脉冲的作用下，环路逐渐进入锁定状态。（1）若某一路）若某一路N计数器在计数器在M计数器之前先计满或同时存满了数计数器之前先计满或同时存满了数9 随机徘徊序列滤波器随机徘徊序列滤波器 滤波器的主体是可逆计数器。超前脉冲使计数器上行滤波器的主体是可逆计数器。超前脉冲使计数器上行计数，滞后脉冲使计数器下行计数。如果在开始计数计数，滞后脉冲使计数器下行计数。如果在开始计数前已复位为前已复位为0状态，则当超前脉冲超过滞后脉冲的数目状态，则当超前脉冲超过滞后脉冲的数目到达计数容量到达计数容量N时，就在时，就在+N端输出一个提前脉冲，同端输出一个提前脉冲，同时使计数器复位。时使计数器复位。2N+1位位可逆计数器可逆计数器或门或门超前脉冲超前脉冲滞后脉冲滞后脉冲提前脉冲提前脉冲推后脉冲推后脉冲图图5.1.3 (b)随机徘徊序列滤波器随机徘徊序列滤波器UPDN+N-N 随机徘徊序列滤波器随机徘徊序列滤波器 滤波器的主体是可逆计数器。超前脉冲使计滤波器的主体是可逆计数器。超前脉冲使计10反之反之,则在则在-N端输出一个推后脉冲，同时使计数器复位。端输出一个推后脉冲，同时使计数器复位。当环路进入锁定状态后，由噪声引起的超前或滞后脉当环路进入锁定状态后，由噪声引起的超前或滞后脉冲是随机的，而且出现概率基本相等，不会有连续很冲是随机的，而且出现概率基本相等，不会有连续很多个超前或滞后脉冲，因而它们的差值达到计数容量多个超前或滞后脉冲，因而它们的差值达到计数容量N的可能性极小，这样就可以减小噪声对环路的干扰作的可能性极小，这样就可以减小噪声对环路的干扰作用。用。显然显然,N越大，这两种滤波器对噪声的滤除能力越强，越大，这两种滤波器对噪声的滤除能力越强，但环路的同步建立时间也越长。但环路的同步建立时间也越长。环路锁定前，鉴相器连续输出超前或滞后脉冲，上行环路锁定前，鉴相器连续输出超前或滞后脉冲，上行计数器或下行计数器到达满状态后输出提前脉冲和滞计数器或下行计数器到达满状态后输出提前脉冲和滞后脉冲，在这两个脉冲作用下环路逐步进入锁定状态。后脉冲，在这两个脉冲作用下环路逐步进入锁定状态。作业作业:p113 5-1反之反之,则在则在-N端输出一个推后脉冲，同时使计数器复位。当环路进端输出一个推后脉冲，同时使计数器复位。当环路进115.2 触发器型触发器型DPLL5.2.1 基本原理基本原理当要求同步建立时间很短时，可以使用图当要求同步建立时间很短时，可以使用图5.2.1所示所示的数字锁相环。的数字锁相环。PD量化器量化器DLF分频器分频器收时钟收时钟ui(t)uo(t)udNdNcDPDfc=N0fs图图 5.2.1 触发器型数字锁相环方框图触发器型数字锁相环方框图图中图中ui(t)是矩形脉冲信号。是矩形脉冲信号。PD可由触发器组成，其可由触发器组成，其原理和波形如图原理和波形如图5.2.2所示。所示。5.2 触发器型触发器型DPLL5.2.1 基本原理当要求同步基本原理当要求同步12图图5.2.2 触发器型鉴相器触发器型鉴相器由图可见，由图可见，ui(t)的上升沿使的上升沿使ud(t)由低电平变为高电平，由低电平变为高电平，uo(t)的上升沿使的上升沿使ud(t)由高电平变为低电平，所以由高电平变为低电平，所以ud(t)的脉冲宽度反映了的脉冲宽度反映了ui(t)与与uo(t)的相位误差。的相位误差。VccVccRDui(t)uo(t)ud(t)C1 1D1D C1QQ1RDRD(a)原理图原理图ui(t)uo(t)ud(t)(b)波形图波形图我们称这种鉴相器为我们称这种鉴相器为触发器型鉴相器触发器型鉴相器，由这种鉴相器，由这种鉴相器构成的数字锁相环为构成的数字锁相环为触发器型数字锁相环触发器型数字锁相环。图图5.2.2 触发器型鉴相器由图可见，触发器型鉴相器由图可见，ui(t)的上升沿使的上升沿使u13触发器型鉴相器与量化器一起构成数字鉴相器。触发器型鉴相器与量化器一起构成数字鉴相器。PD的输出脉冲宽度可在的输出脉冲宽度可在0TS之间连续变化，之间连续变化，TS为码为码元宽度。元宽度。量化器对量化器对ud的脉冲宽度进行量化，输出的脉冲宽度进行量化，输出Nd可为可为1N0间的任意整数。数字环路滤波器对间的任意整数。数字环路滤波器对Nd进行处理，以减进行处理，以减小信道噪声的影响。分频器的分频比等于小信道噪声的影响。分频器的分频比等于Nc,Nc可根据可根据需要设置为任意数。需要设置为任意数。设环路锁定时，设环路锁定时，uo(t)的上升沿对准码元中间，则可用的上升沿对准码元中间，则可用图图5.2.3来说明无来说明无DLF时环路的锁定过程。时环路的锁定过程。1001uiuoNd1.5No-Nd图图5.2.3 环路锁定过程环路锁定过程触发器型鉴相器与量化器一起构成数字鉴相器。触发器型鉴相器与量化器一起构成数字鉴相器。PD的输出脉冲宽度的输出脉冲宽度141001uiuoNd1.5No-Nd图图5.2.3 环路锁定过程环路锁定过程此环路的此环路的DLF一般用软件实现，最简单的算法是将一般用软件实现，最简单的算法是将Nd作算术平均处理，设作算术平均处理，设DPD工作工作m次后次后DLF输出一输出一个控制信号，则个控制信号，则（5.2.1）当当DPD输出数据输出数据Nd0.5N0时，说明环路失锁，则将时，说明环路失锁，则将DCO的下一个分频比改变为的下一个分频比改变为Nc=1.5N0-Nd就可以将就可以将uo(t)的上升沿调整到码元中间，使环路锁定。此后，的上升沿调整到码元中间，使环路锁定。此后，Nd=0.5N0,Nc=N0,环路保持锁定状态不变。环路保持锁定状态不变。1001uiuoNd1.5No-Nd图图5.2.3 环路锁定过环路锁定过15（5.2.1）显然，显然，m越大，环路同步建立时间越长，噪声对同越大，环路同步建立时间越长，噪声对同步抖动的影响越小，收发时钟频差对同步抖动的影步抖动的影响越小，收发时钟频差对同步抖动的影响越大。所以，选择合适的滤波器算法是减小同步响越大。所以，选择合适的滤波器算法是减小同步建立时间的关键。建立时间的关键。总之，总之，触发器型触发器型DPLL中的中的DCO的分频比可以为任意的分频比可以为任意整数，称这种整数，称这种DCO为为N计数式计数式DCO。在这种。在这种DPLL中，仅需对中，仅需对DCO的相位进行一次调整，就可以使环的相位进行一次调整，就可以使环路锁定，它的同步建立时间可以远小于超前滞后路锁定，它的同步建立时间可以远小于超前滞后型锁相环。型锁相环。（5.2.1）显然，）显然，m越大，环路同步建立时间越长，噪声对同步越大，环路同步建立时间越长，噪声对同步16一一.8254简介简介8254芯片中有三个独立的定时器芯片中有三个独立的定时器/计数器计数器,每个定时每个定时器器/计数器有计数器有6种工作方式种工作方式,分别表示为分别表示为M0、M1、M2、M3、M4、M5。环路中使用了两个。环路中使用了两个8254芯片芯片,共共6个定时器个定时器/计数器计数器。这六个定时器这六个定时器/计数器分别表示为计数器分别表示为8254A0、8254A1、8254A2、8254B0、8254B1、8254B2。其中。其中8254B2用于量化器用于量化器,8254A2用于中断用于中断控制器控制器,其它用于数控振荡器。其它用于数控振荡器。下面介绍用下面介绍用8031单片机和单片机和8254可编程定时器可编程定时器/计数器计数器作为主要器件实现的触发器型作为主要器件实现的触发器型DPLL。5.2.2 实例实例一一.8254简介简介8254芯片中有三个独立的定时器芯片中有三个独立的定时器/计数器计数器,每每17环路中使用了环路中使用了M0、M1、M2、M5四种工作方式。四种工作方式。M0为为计数结束中断方式。计数结束中断方式。采用这种工作方式时采用这种工作方式时,门控端门控端G为为高电平时允许计数、为低电平时停止计数。当写入方高电平时允许计数、为低电平时停止计数。当写入方式控制字后式控制字后,输出端输出端O为低电平为低电平。M1为可编程单稳态工作方式。为可编程单稳态工作方式。在写入工作方式和计数在写入工作方式和计数值后值后,O端输出高电平。端输出高电平。G端输入触发脉冲的正跳变启动端输入触发脉冲的正跳变启动计数器计数器,在时钟输入端在时钟输入端C的下一个脉冲负跳变后使的下一个脉冲负跳变后使O端变端变低电平低电平,并开始计数。并开始计数。当计数器减为当计数器减为0时时,O端变高电平。如果在输出保持低电端变高电平。如果在输出保持低电平期间平期间,写入新的计数常数写入新的计数常数,不会影响低电平的持续时间不会影响低电平的持续时间,只有当下一个触发脉冲到来时只有当下一个触发脉冲到来时,才使用新的计数常数。才使用新的计数常数。当写入计数常数后当写入计数常数后,计数器开始计数。计数期间计数器开始计数。计数期间O端维端维持低电平持低电平,计数器减为计数器减为0时时,O端变为高电平端变为高电平,向向CPU发出发出中断请求中断请求,直至写入新的控制字和计数常数为止。直至写入新的控制字和计数常数为止。环路中使用了环路中使用了M0、M1、M2、M5四种工作方式。四种工作方式。M0为计数为计数18M2为频率发生器为频率发生器(分频器分频器)工作方式。工作方式。此时此时,G端为高端为高电平时允许计数电平时允许计数,为低电平时禁止计数而且立即将为低电平时禁止计数而且立即将O端置高电平端置高电平,G端脉冲的正跳变启动计数。端脉冲的正跳变启动计数。如果计数尚未结束如果计数尚未结束,又出现新的触发脉冲又出现新的触发脉冲,则从新的触法则从新的触法脉冲上升沿后脉冲上升沿后,开始重新计数开始重新计数,因此使输出的负脉冲宽度因此使输出的负脉冲宽度加大。加大。因此负脉冲周期可由软件编程给定因此负脉冲周期可由软件编程给定,写入方式控制写入方式控制字后字后,O端输出高电平端输出高电平,写入计数常数后开始计数写入计数常数后开始计数,并并输出周期性脉冲信号。输出周期性脉冲信号。把把G端接高电平端接高电平,M2方式下能产生连续的负脉冲信方式下能产生连续的负脉冲信号号,由由O端输出端输出,其宽度等于一个时钟周期其宽度等于一个时钟周期,脉冲周期脉冲周期等于写入计数器的计数常数和时钟周期的乘积。等于写入计数器的计数常数和时钟周期的乘积。M2为频率发生器为频率发生器(分频器分频器)工作方式。此时工作方式。此时,G端为高电平时允许端为高电平时允许19M5为硬件触发选通为硬件触发选通(延时延时)工作方式工作方式,写入方式控制字写入方式控制字及计数常数后及计数常数后,O端输出高电平端输出高电平。G端输入信号的正跳端输入信号的正跳变启动计数器变启动计数器,C端时钟信号的下一个脉冲负跳变使端时钟信号的下一个脉冲负跳变使计数器开始计数计数器开始计数,计完最后一个数计完最后一个数,输出一个负脉冲输出一个负脉冲,其其宽度等于一个时钟周期。宽度等于一个时钟周期。8254的最高时钟频率为的最高时钟频率为10MHz。输出负脉冲的下降沿与门控信号的上升沿之间的时间输出负脉冲的下降沿与门控信号的上升沿之间的时间间隔等于间隔等于N+1个时钟周期个时钟周期,N为写入的计数常数。为写入的计数常数。2.量化器量化器图图5.2.4为量化器及中断控制器方框图。图中为量化器及中断控制器方框图。图中M0、M1分分别为别为8254B2、8254A2的工作方式的工作方式,N0为它们的计数常为它们的计数常数及数及8254A2输出脉冲宽度。输出脉冲宽度。M5为硬件触发选通为硬件触发选通(延时延时)工作方式工作方式,写入方式控制字及计数常数写入方式控制字及计数常数20ui(t)uo(t)N0N/dNd图图5.2.4 量化器及中断控制器量化器及中断控制器8254B2M0 N0CGud(t)8254A2M1 N0CGui(t)去去INT1N0Nd量化器由量化器由8254B2承担，承担，ud(t)作为它的门控信号，由于作为它的门控信号，由于8254计数方式为减计数，所以量化器的量化结果为计数方式为减计数，所以量化器的量化结果为Nd=N0-N/d (5.2.2)ui(t)uo(t)N0N/dNd 图图5.2.4 量化器及量化器及21式中式中Nd为相位误差的量化值为相位误差的量化值,其变化范围是其变化范围是0N0,故故Nd的变化范围也是的变化范围也是0N0。Nd=N0-N/d (5.2.2)8254B2的读取时间由的读取时间由8254A2控制，输入信号控制，输入信号ui(t)作作为它的门控信号。为它的门控信号。每一个每一个ui(t)脉冲都使脉冲都使8254A2产生一个宽度为产生一个宽度为N0的负的负脉冲，倒相后变为正脉冲送到脉冲，倒相后变为正脉冲送到8031的的 端。通端。通过定时控制寄存器过定时控制寄存器TCON设置外部中断设置外部中断1为负跳变中为负跳变中断方式，当查询到断方式，当查询到TCON的的IE1位为高电平时，读位为高电平时，读8254B2。由于由于8254A2产生的脉冲宽度小于产生的脉冲宽度小于ud(t)的脉冲宽度且其的脉冲宽度且其前沿处于通一时刻，所以可以确保读数时前沿处于通一时刻，所以可以确保读数时8254B2已停已停止计数。止计数。式中式中Nd为相位误差的量化值为相位误差的量化值,其变化范围是其变化范围是0N0,故故Nd的的223.数字环路滤波器数字环路滤波器主要由软件完成。设环路锁定后无噪声时主要由软件完成。设环路锁定后无噪声时ui(t)和和uo(t)相位差为相位差为N0/2,则在噪声的影响下，相位差可能大于则在噪声的影响下，相位差可能大于N0/2,也可能小于也可能小于N0/2。这两种情况出现的概率一般是。这两种情况出现的概率一般是相同的，只要对一组相位差数据作平均处理，就可以相同的，只要对一组相位差数据作平均处理，就可以减少噪声的影响。减少噪声的影响。设数字滤波器采用平均处理算法设数字滤波器采用平均处理算法,一组内有一组内有m个数据个数据,其输出为：其输出为：显然一组内数据越多，对噪声的滤波效果越好。但显然一组内数据越多，对噪声的滤波效果越好。但这受到环路的捕捉时间和同步保持时间的限制。这受到环路的捕捉时间和同步保持时间的限制。(5.2.3)此式即为此式即为DCO的下一次分频比的下一次分频比。3.数字环路滤波器主要由软件完成。设环路锁定后无噪数字环路滤波器主要由软件完成。设环路锁定后无噪234.数控振荡器数控振荡器由四个由四个8254可编程定时器可编程定时器/计数器及门电路组成计数器及门电路组成,如图如图5.2.5所示。所示。8254A18254A08254B08254B1M2M2M1M1N0N-2N-3N01111CCCCGGGG&P1.4Uo(t)图图5.2.5 N计数式计数式DCON0N0N0N-2N-2O4.数控振荡器由四个数控振荡器由四个8254可编程定时器可编程定时器/计数器及门电计数器及门电24当当N=N0时时,环路处于锁定状态环路处于锁定状态,8031的的P1.4端不输出信端不输出信号号,保持低电平保持低电平,8254A0输出为高电平输出为高电平,经非门经非门G1、与门、与门G2后后,给给8254B0的的G端输入一个低电平端输入一个低电平,使其使其O端为高端为高电平。电平。8254A18254A08254B08254B1M2M2M1M1N0N-2N-3N01111CCCCGGGG&P1.4Uo(t)图图5.2.5 N计数式计数式DCON0N0N0N-2N-2O当当N=N0时时,环路处于锁定状态环路处于锁定状态,8031的的P1.4端不输出信端不输出信258254A18254A08254B08254B1M2M2M1M1N0N-2N-3N01111CCCCGGGG&P1.4Uo(t)图图5.2.5 N计数式计数式DCON0N0N0N-2N-2OO端的高端的高电平使工电平使工作在作在M2方式的方式的8254A1处于计数处于计数工作状态工作状态,输出一输出一个频率为个频率为f0的周期的周期信号。信号。N0而而O端的高电平经倒相后使端的高电平经倒相后使8254B1禁止计数。禁止计数。8254A18254A08254B08254B1M2M2M126ui(t)uo(t)ud(t)N0N0/2N0/2N0/2图图5.2.6 锁定时的波形锁定时的波形锁定时锁定时ui(t)、uo(t)、ud(t)的波形如图的波形如图5.2.6所示。所示。而而8254B0输出的高电平倒相后变为低电平，它使输出的高电平倒相后变为低电平，它使8254B1禁止计数。禁止计数。ui(t)uo(t)ud(t)N0N0/2N0/2N0/2图图275.环路捕捉过程环路捕捉过程结合结合P107图图5.2.7，看看环路捕捉过程。，看看环路捕捉过程。u28254A0N0N0G2N0&8254B0N-2N-28254B1G68254A10NN0uo(t)G1G3G4G55.环路捕捉过程结合环路捕捉过程结合P107图图5.2.7，看看环路捕捉，看看环路捕捉28由上述捕捉过程可见：不管开环相位误差为多大，闭由上述捕捉过程可见：不管开环相位误差为多大，闭环后只要对环后只要对DCO的分频比作的分频比作一次一次调整，就可以使环路调整，就可以使环路进入锁定状态。而在超前进入锁定状态。而在超前-滞后型锁相环中，要使环路滞后型锁相环中，要使环路进入锁定状态必须对进入锁定状态必须对DCO的分频比进行的分频比进行 n次次 调整，每调整，每次只能调整一个次只能调整一个Tc。显然，触发器型锁相环的捕捉时间远小于超前显然，触发器型锁相环的捕捉时间远小于超前-滞后滞后型锁相环。型锁相环。6.环路软件程序流程图环路软件程序流程图对图中有关问题对图中有关问题说明如下说明如下:(1)由于量化器有量化误差由于量化器有量化误差,所以环路锁定时量化器输出不可能准确地等于所以环路锁定时量化器输出不可能准确地等于No/2,因因而程序中当发现量化输出平均值与而程序中当发现量化输出平均值与No/2有有1误差时误差时,就就不再对不再对DCO进行相位调整。进行相位调整。参见参见P108 图图5.2.8所示。所示。由上述捕捉过程可见：不管开环相位误差为多大，闭环后只要对由上述捕捉过程可见：不管开环相位误差为多大，闭环后只要对DC29(3):最后要注意最后要注意:在每一次对在每一次对8254B2进行读数之前进行读数之前,只只允许一个输入脉冲进入鉴相器允许一个输入脉冲进入鉴相器,否则读数不能反映相否则读数不能反映相位误差。位误差。(2):8254B0置定工作方式后输出为高电平置定工作方式后输出为高电平,以保证以保证8254A1允许计数允许计数,8254B1禁止计数。禁止计数。8254B1置定工置定工作方式后输出的高电平倒相后送到或门作方式后输出的高电平倒相后送到或门G6,从而使从而使G6处于开启状态处于开启状态,保证保证DCO有输出信号。有输出信号。作业作业 P113 52但运行程序需要时间但运行程序需要时间,当信号码速率较高时当信号码速率较高时,上述条上述条件不能满足件不能满足,为了尽可能提高同步器的码速率为了尽可能提高同步器的码速率,必须必须在鉴相器输入端加一个控制器在鉴相器输入端加一个控制器,控制进入鉴相器的控制进入鉴相器的脉冲速率。脉冲速率。(3):最后要注意最后要注意:在每一次对在每一次对8254B2进行读数之前进行读数之前,只允只允305.3 DPLL的性能指标的性能指标数字锁相环性能指标包括同步建立时间、同步保持数字锁相环性能指标包括同步建立时间、同步保持时间和同步误差等。时间和同步误差等。1.同步建立时间同步建立时间ts设环路锁定时设环路锁定时DCO输出信号的上升沿对准码元中间输出信号的上升沿对准码元中间,则环路的最大起始相差为则环路的最大起始相差为或或-。对于超前对于超前滞后型滞后型锁相环锁相环,DCO每次的相位调整为每次的相位调整为2/N0,最多需要调整最多需要调整N0/2次就可以使环路进入锁定状态次就可以使环路进入锁定状态。设鉴相器平均在两个码元内工作一次设鉴相器平均在两个码元内工作一次,且工作且工作m(即图即图5.1.3中的中的N=m)次后才对次后才对DCO进行一次相位调整进行一次相位调整,则则(5.3.1)5.3 DPLL的性能指标数字锁相环性能指标包括同步建立的性能指标数字锁相环性能指标包括同步建立31超前脉冲超前脉冲滞后脉冲滞后脉冲推后脉冲推后脉冲提前脉冲提前脉冲去去3个计数器复位器个计数器复位器N计数器计数器N计数器计数器M计数器计数器或门或门或门或门图图5.1.3（a)N先于先于M环路滤波器环路滤波器2N+1位位可逆计数器可逆计数器或门或门超前脉冲超前脉冲滞后脉冲滞后脉冲提前脉冲提前脉冲推后脉冲推后脉冲图图5.1.3 (b)随机徘徊序列滤波器随机徘徊序列滤波器UPDN+N-N超前脉冲滞后脉冲推后脉冲提前脉冲去超前脉冲滞后脉冲推后脉冲提前脉冲去3个计数器复位器个计数器复位器N计数器计数器32对于触发器型锁相环对于触发器型锁相环,对对DCO进行一次相位调整就可进行一次相位调整就可使环路锁定使环路锁定,则则(5.3.2)上两式中上两式中Ts为码元周期。为码元周期。可见可见,上两式即为上两式即为相位捕捉时间相位捕捉时间。2.同步保持时间同步保持时间tc锁相环锁定后锁相环锁定后,若输入序列出现连若输入序列出现连“1”或连或连“0”码码,则鉴相器停止工作则鉴相器停止工作,环路不受控制环路不受控制,收发时钟的频差收发时钟的频差(即即DCO的时钟频率与输入信号对应的发端时钟频率的时钟频率与输入信号对应的发端时钟频率之差之差)使得使得DCO输出位同步信号的相位逐步偏离期望输出位同步信号的相位逐步偏离期望值值,同步误差逐步增大。同步误差逐步增大。环路不受控制后环路不受控制后,同步误差能保持在允许范围内的最同步误差能保持在允许范围内的最长时间为长时间为同步保持时间同步保持时间。对于触发器型锁相环对于触发器型锁相环,对对DCO进行一次相位调整就可使环路锁定进行一次相位调整就可使环路锁定33设发射机、接收机的时钟稳定度为设发射机、接收机的时钟稳定度为,则则DCO输出输出信号频率与环路输入信号码速率之间的最大误差信号频率与环路输入信号码速率之间的最大误差为为2fs,此频差在此频差在tc内产生的相位差为内产生的相位差为4fstc。若允许由时钟频差产生的位同步信号最大相位误若允许由时钟频差产生的位同步信号最大相位误差为差为2,则则 4fstc=2由此得由此得(5.3.3)tc应大于两次相位调整时间间隔应大于两次相位调整时间间隔,tc越大越大,允许连允许连“1”码或连码或连“0”码越长。码越长。3.同步误差同步误差当收发时钟频率相同时当收发时钟频率相同时,仍存在同步误差仍存在同步误差,这种同步这种同步误差由量化误差和噪声产生误差由量化误差和噪声产生,分别称为量化误差和随分别称为量化误差和随机误差。机误差。设发射机、接收机的时钟稳定度为设发射机、接收机的时钟稳定度为,则则DCO输出信号频率与环输出信号频率与环34量化误差量化误差的最大值是：的最大值是：（5.3.4）随机误差由噪声产生，其大小与数字环路滤波器有随机误差由噪声产生，其大小与数字环路滤波器有关。关。4.同步带宽同步带宽fs由于收发时钟存在频差，所以环路输入的码速率与环由于收发时钟存在频差，所以环路输入的码速率与环路开环时路开环时DCO输出的位同步信号频率之间有一定差输出的位同步信号频率之间有一定差值，此差值必须小于某一最大值环路才能锁定，这个值，此差值必须小于某一最大值环路才能锁定，这个最大值就是环路的最大值就是环路的同步带宽同步带宽fs。量化误差的最大值是：（量化误差的最大值是：（5.3.4）随机误差由噪声产生，其大小）随机误差由噪声产生，其大小35在超前滞后型数字环中，一次调整相位量为在超前滞后型数字环中，一次调整相位量为2/N0，设鉴相器平均在两个码元内工作一次，鉴相器工，设鉴相器平均在两个码元内工作一次，鉴相器工作作m次对次对DCO调整一次相位，则环路在每个码元内调整一次相位，则环路在每个码元内平均调整的相位量为平均调整的相位量为2/（2mN0),在一个码元内由频在一个码元内由频差差fs引起的相位差为（引起的相位差为（2fs)/fs,令令得得（5.3.5）式中，式中，fs在数值上等于码速率。在数值上等于码速率。在超前滞后型数字环中，一次调整相位量为在超前滞后型数字环中，一次调整相位量为2/N0，设鉴相器，设鉴相器36触发器型数字环只需调整一次相位就可以进入锁定触发器型数字环只需调整一次相位就可以进入锁定状态，其同步带宽为状态，其同步带宽为（5.3.6）同步带宽应大于同步带宽应大于2fs，环路才能锁定，环路才能锁定。结论：结论：收发时钟频率稳定度越高，则同步保持时间越长，收发时钟频率稳定度越高，则同步保持时间越长，同步误差越小，接收时钟频率越高，则同步误差越小，接收时钟频率越高，则DCO的分频的分频比比N0越大，同步误差越小。越大，同步误差越小。但但超前滞后型超前滞后型位同步器的同步建立时间越长，且位同步器的同步建立时间越长，且同步带越小，触发器型为同步器的同步建立时间及同步带越小，触发器型为同步器的同步建立时间及同步带与接收时钟频率无关；同步带与接收时钟频率无关；触发器型数字环只需调整一次相位就可以进入锁定状态，其同步带宽触发器型数字环只需调整一次相位就可以进入锁定状态，其同步带宽37同步保持时间越长，允许连同步保持时间越长，允许连“1”码和连码和连“0”码的码的个数越多；同步误差使误码率增大；在通信系统的个数越多；同步误差使误码率增大；在通信系统的接收端及发送端应使用高稳度时钟，以确保接收端及发送端应使用高稳度时钟，以确保DPLL能进入锁定状态。能进入锁定状态。例例5.1 在数字锁相环位同步器中，时钟频率稳定度在数字锁相环位同步器中，时钟频率稳定度为为105，码速率为，码速率为106Baud，设允许由于时钟频差，设允许由于时钟频差产生的位同步误差为产生的位同步误差为2102。（1）求同步保持时间；）求同步保持时间；（2）求位同步器输入码流中最多允许的连）求位同步器输入码流中最多允许的连“0”或连或连“1”码个数码个数。解：解：同步保持时间越长，允许连同步保持时间越长，允许连“1”码和连码和连“0”码的个数越多；同步码的个数越多；同步38根据题意可知，根据题意可知，105，102，fs=106,所以所以同步保持时间同步保持时间为为(2)码元宽度码元宽度为为允许输入码流中连允许输入码流中连“0”或连或连“1”码的最大个数码的最大个数为为根据题意可知，根据题意可知，105，102，fs=106,所以所以39最后特别要最后特别要注意注意，数字锁相环锁定状态的定义与模，数字锁相环锁定状态的定义与模拟锁相环及电荷泵锁相环锁定状态的定义是不同的。拟锁相环及电荷泵锁相环锁定状态的定义是不同的。在在模拟锁相环模拟锁相环和和电荷泵锁相环电荷泵锁相环中，当输入固定频率信中，当输入固定频率信号时，环路锁定后的相位误差是一个常数，即反馈信号时，环路锁定后的相位误差是一个常数，即反馈信号与输入信号的相位关系是固定的（前提是不考虑各号与输入信号的相位关系是固定的（前提是不考虑各种噪声及电荷泵锁相环的鉴相纹波）。种噪声及电荷泵锁相环的鉴相纹波）。在在数字锁相环数字锁相环中，鉴相器输入的是一个非周期信号，中，鉴相器输入的是一个非周期信号，DCO的相位不是连续可调的，而且收发时钟之间存在的相位不是连续可调的，而且收发时钟之间存在一定的频差。一定的频差。这些因素使得这些因素使得DCO输出信号的相位不可能固定在某输出信号的相位不可能固定在某一个希望值（如其上升沿对准码元中间）不变。一个希望值（如其上升沿对准码元中间）不变。最后特别要注意，数字锁相环锁定状态的定义与模拟锁相环及电荷泵最后特别要注意，数字锁相环锁定状态的定义与模拟锁相环及电荷泵40但是，只要但是，只要DCO输出信号相位变化不超过某一范围，输出信号相位变化不超过某一范围，则它作为位同步信号时所引起的误码率增加量是可则它作为位同步信号时所引起的误码率增加量是可以接受的。因此，在数字锁相环中，将以接受的。因此，在数字锁相环中，将DCO输出信输出信号的相位处于允许范围之内的号的相位处于允许范围之内的稳定状态定义为锁定稳定状态定义为锁定状态。状态。但是，只要但是，只要DCO输出信号相位变化不超过某一范围，则它作为位同输出信号相位变化不超过某一范围，则它作为位同415.4 位同步提取位同步提取在数字通信中，接收端解调出来的在数字通信中，接收端解调出来的基带信号基带信号中往往含中往往含有大量的噪声。这种含有噪声的基带信号是不能直接有大量的噪声。这种含有噪声的基带信号是不能直接送给终端机的，需要从此信号中提取出位同步信号，送给终端机的，需要从此信号中提取出位同步信号，用此信号对受噪声污染的基带信号进行抽样判决，得用此信号对受噪声污染的基带信号进行抽样判决，得到一个再生的基带信号（可能有误码存在）。到一个再生的基带信号（可能有误码存在）。除位同步信号外，数字通信中还必须有载波同步信除位同步信号外，数字通信中还必须有载波同步信号（用于相干解调）、帧同步信号和网同步信号号（用于相干解调）、帧同步信号和网同步信号（在通信网中）。而帧同步信号和网同步信号的获（在通信网中）。而帧同步信号和网同步信号的获得也需要得也需要位同步信号位同步信号。目前，位同步信号的提取几乎全部使用目前，位同步信号的提取几乎全部使用锁相环锁相环。5.4 位同步提取在数字通信中，接收端解调出来的基带信号位同步提取在数字通信中，接收端解调出来的基带信号42在在模拟锁相环和模数混合锁相环模拟锁相环和模数混合锁相环中，输出信号的频中，输出信号的频率和相位是连续可调的。率和相位是连续可调的。在数字锁相环中，输出信号的相位不是连续可调在数字锁相环中，输出信号的相位不是连续可调的，而是存在一个最小的的，而是存在一个最小的调整调整（量化）（量化）单位单位，故，故用数字环做成的同步器常被称为用数字环做成的同步器常被称为量化同步器量化同步器。由于在由于在DPLL中，中，DCO是一个分频器，分频器的时钟是一个分频器，分频器的时钟必须由高稳定度晶振提供，而高稳定度晶振的振荡频必须由高稳定度晶振提供，而高稳定度晶振的振荡频率一般在率一般在10MHz以下，所以由以下，所以由量化同步器量化同步器得到的位同得到的位同步信号频率不可能很高（否则稳态误差太大）。步信号频率不可能很高（否则稳态误差太大）。而而模拟锁相环和模数混合锁相环模拟锁相环和模数混合锁相环的的VCO输出信号频率输出信号频率可以很高，整形后可以作为位同步信号。所以在高速可以很高，整形后可以作为位同步信号。所以在高速率数字通信中，必须用连续同步器来提取位同步信号。率数字通信中，必须用连续同步器来提取位同步信号。在模拟锁相环和模数混合锁相环中，输出信号的频率和相位是连续可在模拟锁相环和模数混合锁相环中，输出信号的频率和相位是连续可43此处就对它们构成位同步器时的一些特殊问题作一此处就对它们构成位同步器时的一些特殊问题作一介绍。介绍。5.4.1 DPLL位同步器位同步器如图如图5.4.1所示，数字锁相环位同步器由硬限幅器及所示，数字锁相环位同步器由硬限幅器及DPLL构成，图中构成，图中r(t)来自接收机的低通滤波器。来自接收机的低通滤波器。此处就对它们构成位同步器时的一些特殊问题作一介绍。此处就对它们构成位同步器时的一些特殊问题作一介绍。5.4.144设通信系统是一个二进制双极性系统且无码间串扰、设通信系统是一个二进制双极性系统且无码间串扰、无噪声，则图无噪声，则图5.4.1各点波形如图各点波形如图5.4.2（a)所示。所示。图图5.4.2 DPLL位同步器波形位同步器波形当考虑到码间串扰及噪声时，各点波形如图当考虑到码间串扰及噪声时，各点波形如图5.4.2(b)所示。所示。设通信系统是一个二进制双极性系统且无码间串扰、无噪声，则图设通信系统是一个二进制双极性系统且无码间串扰、无噪声，则图545图图5.4.2 DPLL位同步器波形位同步器波形在实际通信系统中，码间串扰可以很小，但噪声总是在实际通信系统中，码间串扰可以很小，但噪声总是存在的，因此硬限幅器的输出信号的码元宽度是变化存在的，因此硬限幅器的输出信号的码元宽度是变化的，不能作为数字基带信号送给终端设备，必须用位的，不能作为数字基带信号送给终端设备，必须用位同步信号同步信号ud(t)对对r(t)极性抽样判决，才能得到信息代极性抽样判决，才能得到信息代码对应的数字基带信号。码对应的数字基带信号。图图5.4.2 DPLL位同步器波形在实际通信系统中，码间串位同步器波形在实际通信系统中，码间串465.4.2 CPPLL位同步器位同步器CPPLL要求输入信号为矩形脉冲，且在每个码元内要求输入信号为矩形脉冲，且在每个码元内都应该有信号，起码不能几个码元内无信号，因此都应该有信号，起码不能几个码元内无信号，因此图图5.4.2的的ui(t)不宜直接送给不宜直接送给CPPLL。可以用图。可以用图5.4.3所示的方法构成所示的方法构成CPPLL位同步器。位同步器。5.4.2 CPPLL位同步器位同步器CPPLL要求输入信号为矩形要求输入信号为矩形47图中图中单稳态触发器单稳态触发器1及及单稳态触发器单稳态触发器2分别设置为上分别设置为上升沿触发和下降沿触发。两个升沿触发和下降沿触发。两个单稳态触发器单稳态触发器输出脉输出脉冲宽度小于码元周期，因而冲宽度小于码元周期，因而u2(t)是一个单极性归零是一个单极性归零信号，其中含有频率为码速率的离散谱。信号，其中含有频率为码速率的离散谱。带通滤波器带通滤波器用于获得此离散谱信号，但由于其用于获得此离散谱信号，但由于其Q值是值是有限的，所以其输出信号是一个周期及幅度都不恒定有限的，所以其输出信号是一个周期及幅度都不恒定的准周期信号。对这个信号进行硬限幅处理之后就可的准周期信号。对这个信号进行硬限幅处理之后就可以作为以作为CPPL的输入信号。由于的输入信号。由于CPPLL输出的信号不输出的信号不可能对准码元中间，所以必须进行移相处理。可能对准码元中间，所以必须进行移相处理。图中单稳态触发器图中单稳态触发器1及单稳态触发器及单稳态触发器2分别设置为上升沿触发和下降分别设置为上升沿触发和下降48设无码间串扰和噪声，则图设无码间串扰和噪声，则图5.4.3有关波形如图有关波形如图5.4.4所示。所示。设无码间串扰和噪声，则图设无码间串扰和噪声，则图5.4.3有关波形如图有关波形如图5.4.4所示所示49应特别说明的是应特别说明的是,在最佳接收机中及最佳通信系统的在最佳接收机中及最佳通信系统的接收机中，应在码元结束时刻进行抽样判决，因而接收机中，应在码元结束时刻进行抽样判决，因而位同步脉冲的上升沿应对准结束时刻。因而需要将位同步脉冲的上升沿应对准结束时刻。因而需要将图图5.4.2及图及图5.4.4中的位同步信号再延迟半个码元。中的位同步信号再延迟半个码元。5.4.3 APLL位同步器位同步器模拟锁相环的输入信号不再是方波脉冲信号，而是模拟锁相环的输入信号不再是方波脉冲信号，而是正弦信号，因而将图正弦信号，因而将图5.4.3中的硬限幅器中的硬限幅器2去掉，将去掉，将u3(t)直接送给模拟锁相环，就构成了一个直接送给模拟锁相环，就构成了一个APLL位同位同步器，如图步器，如图5.4.5所示。所示。应特别说明的是应特别说明的是,在最佳接收机中及最佳通信系统的接收机中，应在在最佳接收机中及最佳通信系统的接收机中，应在50图中有关波形同图图中有关波形同图5.4.4。位同步器的位同步器的同步建立时间、同步保持时间、同步误同步建立时间、同步保持时间、同步误差、同步带宽差、同步带宽等指标完全取决于所使用的锁相环。等指标完全取决于所使用的锁相环。在在APLL及及CPPLL中，同步建立时间称为捕捉时间，中，同步建立时间称为捕捉时间，其同步保持时间完全取决于环路滤波器的时间常数。其同步保持时间完全取决于环路滤波器的时间常数。时间常数越大，同步保持时间越长，但同步建立时间时间常数越大，同步保持时间越长，但同步建立时间也越长。也越长。图中有关波形同图图中有关波形同图5.4.4。位同步器的同步建立时间、同步保持。位同步器的同步建立时间、同步保持515.5 小结小结(1).数字锁相环数字锁相环(DPLL)由数字鉴频器、数字环路滤波由数字鉴频器、数字环路滤波器器(DLF)及数控振荡器及数控振荡器(DCO)组成。组成。DPD的输出是二的输出是二进制或多进制数字信号。进制或多进制数字信号。(2)目前常用的目前常用的DPD是超前滞后型取样鉴想器和触是超前滞后型取样鉴想器和触发型鉴相器。触发型鉴相器只有一个输出端发型鉴相器。触发型鉴相器只有一个输出端,它把相它把相位误差量化为一个多进制数字信号。位误差量化为一个多进制数字信号。(3)目前常用的目前常用的DCO是增量减量计数器式和是增量减量计数器式和N计数计数器式器式,它们都是分频比可控制的分频器。但增量减它们都是分频比可控制的分频器。但增量减量计数器式量计数器式DCO的分频比只能取三个数值的分频比只能取三个数值,每变化一每变化一次分频比只能使相位改变一个单位次分频比只能使相位改变一个单位(2/N0),致使环路致使环路捕捉时间长捕捉时间长。N计数器计数器DCO每改变一次分频比即可每改变一次分频比即可消除误差消除误差,所以由它构成的环路捕捉时间短所以由它构成的环路捕捉时间短。5.5 小结小结(1).数字锁相环数字锁相环(DPLL)由数字鉴频器、由数字鉴频器、52(4)DLF的形式很多。对于超前滞后取样鉴相器的形式很多。对于超前滞后取样鉴相器,一一般使用般使用N先于先于M型型DLF或随机徘徊序列或随机徘徊序列DLF。(5)常被用来提取位同步信号的常被用来提取位同步信号的DPLL有有LLDPLL和和FFDPLL。后接第后接第6章章（6）收发时钟的频率稳定度收发时钟的频率稳定度越高，越高，DPLL的同步的同步保持时间越长，允许的连保持时间越长，允许的连“0”或连或连“1”个数越多。个数越多。（7）也可以用模拟锁相环及电荷泵锁相环构成位同也可以用模拟锁相环及电荷泵锁相环构成位同步器，它们要求输入正弦信号（或准正弦信号）及步器，它们要求输入正弦信号（或准正弦信号）及矩形周期（或准周期）信号。矩形周期（或准周期）信号。APLL位同步器的工位同步器的工作频率远大于作频率远大于DPLL位同步器。位同步器。(4)DLF的形式很多。对于超前滞后取样鉴相器的形式很多。对于超前滞后取样鉴相器,一般使用一般使用N53