EDA技术应用的项目12电子课件

21、没有人陪你走一辈子，所以你要适应孤独，没有人会帮你一辈子，所以你要奋斗一生。22、当眼泪流尽的时候，留下的应该是坚强。23、要改变命运，首先改变自己。24、勇气很有理由被当作人类德性之首，因为这种德性保证了所有其余的德性。-温斯顿丘吉尔。25、梯子的梯阶从来不是用来搁脚的，它只是让人们的脚放上一段时间，以便让别一只脚能够再往上登。EDA技术应用的项目12电子课件.EDAEDA技术应用技术应用课程课件课程课件项目十二项目十二 DDSDDS信号源的设计信号源的设计 一、项目描述一、项目描述n了解数字频率合成了解数字频率合成(DDS)(DDS)工作原理。工作原理。n掌握掌握DDSDDS合成器三个主要模块：频率控制寄存器、合成器三个主要模块：频率控制寄存器、高速相位累加器和正弦查找表。高速相位累加器和正弦查找表。n本项目是采用本项目是采用ALTERAALTERA公司的公司的CycloneCyclone系列系列FPGAFPGA芯片芯片利用利用直接数字频率合成的原理，实现一个频率、直接数字频率合成的原理，实现一个频率、幅度、相位可调的正弦波信号发生器幅度、相位可调的正弦波信号发生器。1.1.1.1.项目任务项目任务项目任务项目任务一、项目描述一、项目描述2.2.2.2.项目目标项目目标项目目标项目目标序号序号类别目目 标一一知知识点点1.1.了解了解DDSDDS的的实现原理原理2.2.了解了解DDSDDS系系统功能的各种要求功能的各种要求3.3.掌握掌握实现DDSDDS系系统的各模的各模块功能功能4.4.掌握掌握VHDLVHDL语言和言和C C语言的言的协同同设计原理原理5.5.掌握掌握调用用LPMLPM模模块的方法的方法二二技能技能1.1.会利用会利用LPMLPM模模块进行行设计2.2.能使用能使用VHDLVHDL语言和言和C C语言言进行行协同同设计3.3.能使用能使用QuartusQuartus II II软件的件的对设计电路路进行功能仿行功能仿真真4.4.使用使用QuartusQuartus II II软件下件下载设计文件到学文件到学习开开发板板5.5.学学习开开发板的板的调试三三职业素养素养1.1.学生的沟通能力及学生的沟通能力及团队协作精神作精神2.2.良好的良好的职业道德道德3.3.质量、成本、安全、量、成本、安全、环保意保意识二、项目资讯二、项目资讯n 可编程逻辑器件概述可编程逻辑器件概述n FPGA FPGA与与CPLD CPLD n PLD PLD开发软件开发软件n 可编程逻辑器件的设计应用流程可编程逻辑器件的设计应用流程n 数字频率合成数字频率合成(DDS)(DDS)工作原理工作原理n LPMLPM模块的调用方法模块的调用方法（前四项参见（前四项参见专题课件专题课件相应内容）相应内容）六项内容六项内容六项内容六项内容二、项目资讯二、项目资讯n包括设计准备、设计输包括设计准备、设计输入、设计处理和器件编入、设计处理和器件编程四个步骤程四个步骤n相应的功能仿真（前仿相应的功能仿真（前仿真）、时序仿真（后仿真）、时序仿真（后仿真）和器件测试三个设真）和器件测试三个设计验证过程。计验证过程。可编程逻辑器件的设计应用流程可编程逻辑器件的设计应用流程可编程逻辑器件的设计应用流程可编程逻辑器件的设计应用流程三、项目分析三、项目分析1.1.信号产生的方法信号产生的方法nRC振荡器：频率稳定度不高nLC振荡器：频率稳定度不高n石英晶体振荡器：频率稳定度高，但频率调节困难 三、项目分析三、项目分析1.1.信号产生的方法信号产生的方法频率稳定度高，但频率很难连续步进频率稳定度高，但频率很难连续步进三、项目分析三、项目分析1.1.信号产生的方法信号产生的方法nDDS(Direct Digital Synthesizer)即直接数字合成器，是即直接数字合成器，是一种新型的一种新型的频率合成技率合成技术，具有，具有较高的高的频率分辨率，可率分辨率，可以以实现快速的快速的频率切率切换，并且在改，并且在改变频率的同率的同时能能够保保持相位的持相位的连续，很容易，很容易实现频率、相位和幅率、相位和幅值的数控的数控调制。因此，在制。因此，在现代代电子系子系统及及设备的的频率源率源设计中，尤中，尤其在通信其在通信领域，域，DDS应用越来越广泛。用越来越广泛。三、项目分析三、项目分析n对于一个频率为 的正弦信号 ，可以用下式来描述：2.2.直接数字频率合成的原理直接数字频率合成的原理 n其相位：n将正弦信号的相位和幅值均转化为数字量 n用频率为 的基准时钟对正弦信号进行抽样 n将2切割成2N等份作为最小量化单位，从而得到的数字量M为：三、项目分析三、项目分析2.2.直接数字频率合成的原理直接数字频率合成的原理 n当M取1时，可以得到输出信号的最小频率步进为：三、项目分析三、项目分析2.2.直接数字频率合成的原理直接数字频率合成的原理 由于正弦函数为非线性函数，很难实时计算，一般通过查表的方由于正弦函数为非线性函数，很难实时计算，一般通过查表的方法来快速获得函数值。法来快速获得函数值。nDDS正弦信号发生器原理框图：三、项目分析三、项目分析2.2.直接数字频率合成的原理直接数字频率合成的原理 三、项目分析三、项目分析3.3.系统设计思路系统设计思路 nFPGA的技术方案 三、项目分析三、项目分析4.4.技术指标技术指标 n设计要求如下：（1）产生正弦波波形；）产生正弦波波形；（2）输出信号频率范围）输出信号频率范围0Hz4MHz，频率步进间隔为，频率步进间隔为10KHz或或100KHz可选；设计可选；设计4个按键用来控制频率增减，用数码管显示频率值。个按键用来控制频率增减，用数码管显示频率值。（3）输出信号幅值范围）输出信号幅值范围05V（峰（峰峰值），波形幅值和相位可调。峰值），波形幅值和相位可调。四、项目实施四、项目实施n微机一台（微机一台（Windows XP系统、安装好系统、安装好Quartus 5.0等相关软件）等相关软件）nEDA学习开发板一块学习开发板一块nUSB电源线一条电源线一条nISP下载线一条。下载线一条。硬件平台准备硬件平台准备硬件平台准备硬件平台准备 四、项目实施四、项目实施1.方案设计方案设计 四、项目实施四、项目实施1.方案设计方案设计 n硬件电路详细设计高速高速D/AD/A转换电路设计转换电路设计 FPGAFPGA内部逻辑设计内部逻辑设计 滤波电路的设计滤波电路的设计 信号放大电路的设计信号放大电路的设计 驱动电路的设计驱动电路的设计四、项目实施四、项目实施2.DDS子系统设计子系统设计 nDDS子系统参数的确定（1）输出带宽输出带宽当频率控制字M=1时，输出信号的最低频率为 fomin=fclk/2N 式中，fclk为系统时钟频率，N为相位累加器的位数。当N取值 很大时，最低输出频率可以达到很低，甚至可以认为DDS的最低频率为零频。DDS的最高输出频率由系统时钟频率和一个周期波形采样点数决定。当系统时钟频率为，采样点数为X，则最高输出频率为 fomax=fclk/X 四、项目实施四、项目实施2.DDS子系统设计子系统设计（2）频率稳定度。DDS信号的频率稳定度等同于外部时钟信号的频率稳定度。由于外部时钟信号一般采用晶体振荡器，因此，DDS信号频率可以达到很高的稳定度。（3）频率分辨率。频率分辨率由下式决定：如果参考时钟频率取40MHz，相位累加器位数取32，可求得最小频率步进值为：四、项目实施四、项目实施2.DDS子系统设计子系统设计 nDDS子系统参数的确定子系统参数的确定（1）系统时钟频率：）系统时钟频率：40MHz；（2）频率控制字的位宽：）频率控制字的位宽：32位；位；（3）相位累加器的位宽：）相位累加器的位宽：32位；位；（4）波形存储器的地址位宽：）波形存储器的地址位宽：10位；位；（5）波形存储器的数据位宽：）波形存储器的数据位宽：10位。位。最小频率步进值最小频率步进值 四、项目实施四、项目实施2.DDS子系统设计子系统设计 nDDS子系统顶层原理图 四、项目实施四、项目实施2.DDS子系统设计子系统设计 n频率字设定及显示模块 ADD_SUB_8BITADD_SUB_8BIT模块功能：实现模块功能：实现8 8位的加减法计算，每来一个位的加减法计算，每来一个脉冲模块自加一或自减一。模块通过输出控制数码管将频率脉冲模块自加一或自减一。模块通过输出控制数码管将频率值显示出来。本模块包括一个值显示出来。本模块包括一个8 8位的位的LPM_ADD_SUB(LPM_ADD_SUB(加减模块加减模块)和和8 8位的位的LPM_FFLPM_FF（触发器模块）。（触发器模块）。ADD_SUB_32BITADD_SUB_32BIT模块功能：实现模块功能：实现3232位的加减法计算，每来一个脉冲位的加减法计算，每来一个脉冲模块自加或自减模块自加或自减100KHz100KHz频率。本模块包括一个频率。本模块包括一个3232位的位的LPM_ADD_SUBLPM_ADD_SUB(加减模块加减模块)和和3232位的位的LPM_FFLPM_FF（触发器模块）。（触发器模块）。四、项目实施四、项目实施2.DDS子系统设计子系统设计 nAddsub32模块设计n本模块中使用了两个LPM模块，分别是ADD_SUB_32BIT(加减模块)，DFF_32（触发器模块）四、项目实施四、项目实施2.DDS子系统设计子系统设计 nLPM_ADD_SUB模块模块的调用的调用（1）新建一个电路原理图文件）新建一个电路原理图文件（2）在原理图中空白处双击，出现下面对）在原理图中空白处双击，出现下面对话框，点击图中红色标记按钮。话框，点击图中红色标记按钮。四、项目实施四、项目实施2.DDS子系统设计子系统设计 nLPM_ADD_SUB模块模块的调用的调用（3）分别点击红色标记处按钮，）分别点击红色标记处按钮，进入进入LPM模块选择界面。模块选择界面。（4）选中红色标记中的）选中红色标记中的LPM_ADD_SUB模块，并给模块命名，进入下一界面。模块，并给模块命名，进入下一界面。四、项目实施四、项目实施2.DDS子系统设计子系统设计 nLPM_ADD_SUB模块模块的调用的调用（5）本界面是设定模块的输入）本界面是设定模块的输入位数，由于要实现位数，由于要实现32位的加减法计位的加减法计算，所以选择算，所以选择32位。计算模式选择位。计算模式选择加减共存模式，并通过加减共存模式，并通过add_sub输输入端选择，输入为入端选择，输入为1时是加法模式，时是加法模式，0为减法模式。为减法模式。四、项目实施四、项目实施2.DDS子系统设计子系统设计 nLPM_ADD_SUB模块模块的调用的调用（6）由于需要设计的模块功能）由于需要设计的模块功能是每触发一次，就作一次加法或减是每触发一次，就作一次加法或减法运算，并且值固定是增加或减少法运算，并且值固定是增加或减少100KHz。通过计算得：。通过计算得：将此值固定在将此值固定在B输入端。输入端。四、项目实施四、项目实施2.DDS子系统设计子系统设计 nLPM_ADD_SUB模块模块的调用的调用（7）向模块中添加一个）向模块中添加一个clock信信号，用来控制模块的动作，每来一号，用来控制模块的动作，每来一个上升沿，就作一次加减法。到此个上升沿，就作一次加减法。到此本模块的设定基本完成，一直点击本模块的设定基本完成，一直点击next，直到最后点击，直到最后点击finish，完成模，完成模块的设计。块的设计。四、项目实施四、项目实施2.DDS子系统设计子系统设计 nLPM_FF模块的调用（1）新建一个电路原理图文件）新建一个电路原理图文件（2）在原理图中空白处双击，出现下面对）在原理图中空白处双击，出现下面对话框，点击图中红色标记按钮。话框，点击图中红色标记按钮。四、项目实施四、项目实施2.DDS子系统设计子系统设计 nLPM_FF模块的调用（3）分别点击红色标记处按钮，）分别点击红色标记处按钮，进入进入LPM模块选择界面。模块选择界面。（4）选中红色标记中的）选中红色标记中的LPM_FF模块，并模块，并给模块命名，进入下一界面。给模块命名，进入下一界面。四、项目实施四、项目实施2.DDS子系统设计子系统设计 nLPM_FF模块的调用（5）本界面是设定模块的输入）本界面是设定模块的输入位数，所以选择位数，所以选择32位。触发器模式位。触发器模式选择选择D触发器。到此本模块的设定触发器。到此本模块的设定基本完成，一直点击基本完成，一直点击next，直到最，直到最后点击后点击finish，完成模块的设计。，完成模块的设计。四、项目实施四、项目实施2.DDS子系统设计子系统设计 n分频模块（ALTPLL模块的调用）（1）新建一个电路原理图文件）新建一个电路原理图文件（2）在原理图中空白处双击，出现下面对）在原理图中空白处双击，出现下面对话框，点击图中红色标记按钮。话框，点击图中红色标记按钮。四、项目实施四、项目实施2.DDS子系统设计子系统设计 n分频模块（ALTPLL模块的调用）（3）分别点击红色标记处按钮，）分别点击红色标记处按钮，进入进入LPM模块选择界面。模块选择界面。（4）选中红色标记中的）选中红色标记中的ALTPLL模块，并模块，并给模块命名，进入下一界面。给模块命名，进入下一界面。四、项目实施四、项目实施2.DDS子系统设计子系统设计 n分频模块（ALTPLL模块的调用）（5）由于实验板上的晶振频）由于实验板上的晶振频率是率是50MHz，所以在输入，所以在输入clock0框中填入框中填入50。四、项目实施四、项目实施2.DDS子系统设计子系统设计 n分频模块（ALTPLL模块的调用）（6）按红色中的要求选择复）按红色中的要求选择复选框。选框。四、项目实施四、项目实施2.DDS子系统设计子系统设计 n分频模块（ALTPLL模块的调用）（7）由于设计需要）由于设计需要40MHz的时钟信号，所以我们利用的时钟信号，所以我们利用ALTPLL模块实现了一个模块实现了一个0.8分分频。到此本模块的设定基本完频。到此本模块的设定基本完成，一直点击成，一直点击next，直到最后，直到最后点击点击finish，完成模块的设计。，完成模块的设计。四、项目实施四、项目实施2.DDS子系统设计子系统设计 n累加器（累加器（ACCACC）模块（）模块（1 1）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity acctest isport(clk:in std_logic;freqin:in std_logic_vector(31 downto 0);phasein:in std_logic_vector(31 downto 0);accout:out std_logic_vector(9 downto 0);end acctest;四、项目实施四、项目实施2.DDS子系统设计子系统设计 n累加器（累加器（ACC）模）模块（2）architecture behav of acctest issignal acc:std_logic_vector(31 downto 0);signal freq:std_logic_vector(31 downto 0);signal phase:std_logic_vector(31 downto 0);signal q:std_logic_vector(31 downto 0);begin process(clk)beginif(clkevent and clk=0)thenfreq=freqin;phase=phasein;acc=acc+freq;end if;q=acc+phase;accout=q(31 downto 22);end process;end behav;四、项目实施四、项目实施2.DDS子系统设计子系统设计 nC语言生成正弦函数关系数据言生成正弦函数关系数据#include#include math.hmain()int i;float s;for(i=0;iSIN_ROM.mif，生成生成mif文件，再加上文件，再加上mif文件文件的头部说明，就建成了一张的头部说明，就建成了一张正弦函数关系表。正弦函数关系表。四、项目实施四、项目实施2.DDS子系统设计子系统设计 n正弦函数关系表 WIDTH=10;DEPTH=1024;ADDRESS_RADIX=DEC;DATA_RADIX=DEC;CONTENT BEGIN0:511;1:514;2:517;3:520;4:524;5:527;6:530;7:533;8:536;9:539;10:542;11:545;12:549;13:552;14:555;15:558;mif文件的头部说明四、项目实施四、项目实施2.DDS子系统设计子系统设计 nROM模块的调用（1）新建一个电路原理图文件）新建一个电路原理图文件（2）在原理图中空白处双击，出现下面对）在原理图中空白处双击，出现下面对话框，点击图中红色标记按钮。话框，点击图中红色标记按钮。四、项目实施四、项目实施2.DDS子系统设计子系统设计 nROM模块的调用（3）分别点击红色标记处按钮，）分别点击红色标记处按钮，进入进入LPM模块选择界面。模块选择界面。（4）选中红色标记中的）选中红色标记中的ROM模块，并给模块，并给模块命名，进入下一界面。模块命名，进入下一界面。四、项目实施四、项目实施2.DDS子系统设计子系统设计 nROM模块的调用（5）本设计中）本设计中ROM的地址线需要的地址线需要10条，数据线需要条，数据线需要10条，条，所以按照红色标记选所以按照红色标记选择参数。择参数。四、项目实施四、项目实施2.DDS子系统设计子系统设计 nROM模块的调用（6）按照红色标记）按照红色标记选择参数。选择参数。四、项目实施四、项目实施2.DDS子系统设计子系统设计 nROMROM模块的调用模块的调用 （7）将生成的）将生成的mif格式的正格式的正弦函数关系表导入到弦函数关系表导入到ROM中。中。到此本模块的设定基本完成，到此本模块的设定基本完成，一直点击一直点击next，直到最后点击，直到最后点击finish，完成模块的设计。，完成模块的设计。四、项目实施四、项目实施3.高速高速A/D转换电路设计转换电路设计 高速高速D/A转换器转换器AD7533四、项目实施四、项目实施4.模拟子系统设计模拟子系统设计 D/A转换电路转换电路四、项目实施四、项目实施4.模拟子系统设计模拟子系统设计 滤波电路滤波电路四、项目实施四、项目实施4.模拟子系统设计模拟子系统设计 放大及驱动电路放大及驱动电路增益可调放大电路差分放大电路驱动电路四、项目实施四、项目实施5.波形仿真波形仿真 n波形仿真结果 波形图中：CLK的频率为40M，此时设定的频率字freqin为40000，所以此时能产生40KHz的正弦波形。初相位phasein设定为3，即初相位为 Sinout输出的是ROM的地址，通过输出地址可在ROM中查询出对应的正弦波的模拟值。四、项目实施四、项目实施6.测试结果测试结果 100kHz正弦波四、项目实施四、项目实施6.测试结果测试结果 1MHz正弦波四、项目实施四、项目实施5.5.5.5.硬件电路调试及排故硬件电路调试及排故硬件电路调试及排故硬件电路调试及排故 n电路调试：电路调试：拨动拨码开关拨动拨码开关SWD0SWD0，并按，并按KEY0KEY0键提高或降低频率，观察示波器键提高或降低频率，观察示波器波形。波形。n故障分析及排除：故障分析及排除：在确认学习开发板无故障的前提下：在确认学习开发板无故障的前提下：1 1无论怎样拨动拨码开关和按键，数码管均没有显示。出现这无论怎样拨动拨码开关和按键，数码管均没有显示。出现这种情况，很可能是管脚没有分配好，或者分配了管脚，但是没种情况，很可能是管脚没有分配好，或者分配了管脚，但是没有重新编译，这是大多数同学容易犯得毛病。有重新编译，这是大多数同学容易犯得毛病。2 2按动按键，数码管显示数字不正确。出现这种情况，首先应按动按键，数码管显示数字不正确。出现这种情况，首先应检查电路设计是否有误，再检查管脚分配是否正确。检查电路设计是否有误，再检查管脚分配是否正确。五、项目评价与总结提高五、项目评价与总结提高 考核点及占项目考核点及占项目分值比分值比建议考核方式建议考核方式评价标准评价标准优优良良及格及格1根据项目要求完成资讯并制订行动方案（15%）教师评价+互评能根据项目要求很好地完成资讯及学习，能制订合理的行动计划，计划详细。能根据项目要求完成资讯及学习，能制订合理的行动计划。能根据项目要求完成资讯及学习，能制订合理的行动计划2详细设计（20%）教师评价+互评DDS软硬件设计正确，项目方案可实施。DDS软硬件设计基本正确，项目方案需要调整。DDS软硬件设计思路基本正确，但有一定缺陷。3操作实施（30%）教师评价+自评能正确使用Quartus II软件综合、编译、仿真并下载程序到学习板，能正确调试电路，达到项目要求。能正确使用QuartusII软件综合、编译、仿真并下载程序到学习板，能正确调试电路，基本完成项目要求。能正确使用QuartusII软件综合、编译、仿真并下载程序到学习板，会调试电路。4项目总结报告（10%）教师评价格式符合标准、内容完整、有详细过程记录和分析，并能提出一些新的建议。格式符合标准、内容完整、有一定过程记录和分析。格式符合标准、内容较完整。5职业素养（25%）教师评价+自评+互评安全、文明工作，具有良好的职业操守，学习积极性高，遵守纪律，虚心好学，具有良好的团队合作精神，热心帮助同学，能用专业语言准确、流利地进行交流安全文明工作，职业操守较好，学习积极性较高，具有良好的团队合作精神，热心帮助同学，能用专业语言准确地进行交流。没出现违纪违规现象，没有厌学现象，能按照规定完成所分配的项目。表达基本清楚、准确。1.1.项目评价标准项目评价标准 五、项目评价与总结提高五、项目评价与总结提高2.2.2.2.项目总结项目总结项目总结项目总结 nDDS合成器包括频率控制寄存器、高速相位累加器和正弦查合成器包括频率控制寄存器、高速相位累加器和正弦查找表三个主要模块。通过找表三个主要模块。通过Quartus II软件自带的软件自带的LPM库设计库设计对应模块，并能结合对应模块，并能结合C语言进行设计语言进行设计nQuartus II原理图设计的主要步骤包括：新建工程、建立编原理图设计的主要步骤包括：新建工程、建立编辑原理图设计文件、编译、仿真及器件编程等。辑原理图设计文件、编译、仿真及器件编程等。3.3.3.3.拓展与提高拓展与提高拓展与提高拓展与提高 n采用采用VHDLVHDL语言输入方式代替原理图输入方式。语言输入方式代替原理图输入方式。n采用第三方仿真软件采用第三方仿真软件MODELSIMMODELSIM对设计结果进行仿真。对设计结果进行仿真。谢谢你的阅读v知识就是财富v丰富你的人生谢谢46、我们若已接受最坏的，就再没有什么损失。卡耐基47、书到用时方恨少、事非经过不知难。陆游48、书籍把我们引入最美好的社会，使我们认识各个时代的伟大智者。史美尔斯49、熟读唐诗三百首，不会作诗也会吟。孙洙50、谁和我一样用功，谁就会和我一样成功。莫扎特