QuartusII使用方法.ppt

第 4章 QiartuaII使用方法 KX 康芯科技 图 形 或 H D L 编 辑 编 程 器 设 计 输 入 综 合 或 编 译 适 配 器 件 下 载 仿 真 A n a l y s i s y : OUT STD_LOGIC); END COMPONENT ； . u1 : MUX21A PORT MAP(a=a2， b=a3， s=s0， y=tmp); u2 : MUX21A PORT MAP(a=a1， b=tmp， s=s1， y=outy); END ARCHITECTURE BHV ; 按照本章给出的步骤对上例分别进行编译、综合、仿真。并对其仿真波形作出分 析说明。 实 验 与 设 计 (4) 实验内容 3： 引脚锁定以及硬件下载测试 。 若选择目标器件是 EP1C3， 建议 选实验电路模式 5（ 附录图 8） ， 用键 1(PIO0， 引脚号为 1)控制 s0；用键 2(PIO1， 引脚号为 2)控制 s1； a3、 a2和 a1分别接 clock5(引脚号为 128/92)、 clock0(引脚号为 123/93)和 clock2(引脚号为 124/17)；输出信号 outy仍接扬 声器 spker(引脚号为 129)。 通过短路帽选择 clock0接 256Hz信号 ， clock5接 1024Hz， clock2接 8Hz信号 。 最后进行编译 、 下载和硬件测试实验 （ 通过选择 键 1、 键 2， 控制 s0、 s1， 可使扬声器输出不同音调 ） 。 (5) 实验报告： 根据以上的实验内容写出实验报告 ， 包括程序设计 、 软件编译 、 仿真分析 、 硬件测试和详细实验过程；给出程序分析报告 、 仿真波形图及其分析 报告 。 实 验 与 设 计 (6) 附加内容： 根据本实验以上提出的各项实验内容和实验要求 ， 设计 1位全加 器 。 首先用 Quartus 完成 3.3节给出的全加器的设计 ， 包括仿真和硬件测试 。 实验 要求分别仿真测试底层硬件或门和半加器 ， 最后完成顶层文件全加器的设计和测 试 ， 给出设计原程序 ， 程序分析报告 、 仿真波形图及其分析报告 。 (7) 实验习题： 以 1位二进制全加器为基本元件 ， 用例化语句写出 8位并行二进制 全加器的顶层文件 ， 并讨论此加法器的电路特性 。 实 验 与 设 计 4-2. 时序电路的设计 (1) 实验目的： 熟悉 Quartus 的 VHDL文本设计过程 ， 学习简单时序电路的 设计 、 仿真和测试 。 (2) 实验内容 1：根据实验 4-1的步骤和要求 ， 设计触发器 (使用例 3-6)， 给出 程序设计 、 软件编译 、 仿真分析 、 硬件测试及详细实验过程 。 (3) 实验内容 2：设计锁存器 (使用例 3-14)， 同样给出程序设计 、 软件编译 、 仿真分析 、 硬件测试及详细实验过程 。 (4) 实验内容 3：只用一个 1位二进制全加器为基本元件和一些辅助的时序电 路，设计一个 8位串行二进制全加器，要求： 实 验 与 设 计 1、 能在 8-9个时钟脉冲后完成 8位二进制数 （ 加数被加数的输入方式为并行 ） 的 加法运算 ， 电路须考虑进位输入 Cin和进位输出 Cout； 2、 给出此电路的时序波形 ， 讨论其功能 ， 并就工作速度与并行加法器进行比较； 3、 在 FPGA中进行实测 。 对于 GW48 EDA实验系统 ， 建议选择电路模式 1（ 附录 图 3） ， 键 2， 键 1输入 8位加数；键 4， 键 3输入 8位被加数；键 8作为手动单步时 钟输入；键 7控制进位输入 Cin；键 9控制清 0；数码 6和数码 5显示相加和；发光管 D1显示溢出进位 Cout。 4、 键 8作为相加起始控制 ， 同时兼任清 0；工作时钟由 clock0自动给出 ， 每当键 8 发出一次开始相加命令 ， 电路即自动相加 ， 结束后停止工作 ， 并显示相加结果 。 就外部端口而言 ， 与纯组合电路 8位并行加法器相比 ， 此串行加法器仅多出一个加 法起始 /清 0控制输入和工作时钟输入端 。 提示：此加法器有并 /串和串 /并移位寄存器各一 。 (5) 实验报告： 分析比较实验内容 1和 2的仿真和实测结果 ， 说明这两种电路的异 同点 。 详述实验内容 3。 实 验 与 设 计 4-3. 设计含异步清 0和同步时钟使能的加法计数器 (1) 实验目的 ：学习计数器的设计 、 仿真和硬件测试 ， 进一步熟悉 VHDL设计技 术 。 (2) 实验原理： 实验程序为例 3-22， 实验原理参考 3.4节 ， 设计流程参考本章 。 (3) 实验内容 1： 在 Quartus 上对例 3-22进行编辑 、 编译 、 综合 、 适配 、 仿 真 。 说明例中各语句的作用 ， 详细描述示例的功能特点 ， 给出其所有信号的时 序仿真波形 。 (4) 实验内容 2： 引脚锁定以及硬件下载测试 （ 参考 4.2节 ） 。 引脚锁定后进行 编译 、 下载和硬件测试实验 。 将实验过程和实验结果写进实验报告 。 (5) 实验内容 3： 使用 SignalTap II对此计数器进行实时测试 ， 流程与要求参考 4.3节 。 实 验 与 设 计 (6) 实验内容 4： 从设计中去除 SignalTap II， 要求全程编译后生成用于配置器 件 EPCS1编程的压缩 POF文件 ， 并使用 ByteBlasterII， 通过 AS模式对实验板 上的 EPCS1进行编程 ， 最后进行验证 。 (7) 实验内容 5： 为此项设计加入一个可用于 SignalTap II采样的独立的时钟输 入端 （ 采用时钟选择 clock0=12MHz， 计数器时钟 CLK分别选择 256Hz、 16384Hz、 6MHz） ， 并进行实时测试 。 (8) 思考题： 在例 3-22中是否可以不定义信号 CQI， 而直接用输出端口信号完 成加法运算 ， 即： CQ = CQ + 1？ 为什么 ？ (9) 实验报告： 将实验原理 、 设计过程 、 编译仿真波形和分析结果 、 硬件测试 实验结果写进实验报告 。