数电制作复习使用前四章

由真值表到逻辑图,真值表,逻辑表达式或卡诺图,1,最简与或表达式,化简,2,画逻辑图,3,若要求用其他门电路实现，则应将最简与或表达式变换为相应的逻辑表达式,实际问题,逻辑抽象,逻辑设计,2、将十进制数转换为N进制数,原理：将整数部分和小数部分分别进行转换。整数部分采用基数连除取余法，小数部分采用基数连乘取整法。转换后再合并。,整数部分：基数连除向上取余法 步骤：a）将给定的十进制整数除以N，余数作为N进制数的最低位； b）将前一步的商再除以N，余数作为次低位； c）重复b步骤，记下余数，直至最后商为0。最后的余数即为 N进制的最高位。,小数部分：基数连乘向下取整法 将小数部分逐次乘以N，取乘积的整数部分作为N进制的 各有关数位，乘积的小数部分继续乘以N，直至最后乘积为0 或达到一定的精度为止。,整数部分采用基数连除向上取余法，先得到的余数为低位，后得到的余数为高位。,小数部分采用基数连乘向下取整法，先得到的整数为高位，后得到的整数为低位。,所以：(44.375)10(101100.011)2,例：将44.375转换为二进制,1、二进制的原码 二进制数的绝对值。前面加一位符号位表示正负。 习惯上用符号位的0表示正数，1表示负数 如 +89 = （0 1011001） -89 = （1 1011001） 2、二进制的反码 正数的反码与原码相同 负数的反码保持符号位1不变， 将数字部分逐位求反（1改为0，0改为1）,1. 原码、 反码和补码,如 +5 = （0 0101） -5 = （1 1011） 通过补码，将减一个数用加上该数的补码来实现,3、二进制的补码 正数的补码与原码相同 负数的补码保持符号位1不变， 将数字部分逐位求反1,例：用二进制补码运算求出 1310 、1310 、1310 、1310,结论：将两个加数的符号位和来自最高位数字位的进位相加，结果就是和的符号,解：,由逻辑图到真值表,真值表,逻辑表达式,1,最简与或表达式,化简,2,逻辑图,3,电路的逻辑功能,逻辑分析,从输入到输出逐级写出,5、分配律 A (B+C)=AB+AC A+BC=(A+B) (A+C),7、重叠律 A+A=A AA=A,6、反演律 (德摩根定理) A+B=AB AB=A+B,8、互补律 A+A=1 AA=0,9、还原律 A=A,2.3.2 逻辑代数的常用公式,1、吸收律 A+AB=A A(A+B)=A,2、A+AB=A+B A(A+B)=AB,3、 AB+AB=A (A+B)(A+B)=A,4、AB+AC+BC=AB+AC 冗余律,5、AAB=AB AAB=A,2.4 逻辑代数的基本定理,1、代入定理 在任何一个包含变量A的逻辑等式中，若以另外一个逻辑式代入式中所有A的位置，则等式仍然成立。,例如，已知等式 ， 用函数Y=AC代替等式中的A，根据代入规则，等式仍然成立，即有：,2、反演定理 对于任意一个逻辑式Y，若将其中所有的“”换成“+”，“+”换成“”，0换成1，1换成0，原变量换成反变量，反变量换成原变量，则得到的结果就是反函数Y。,注意： 1）需遵守“先括号，接着乘，然后加，最后非”的优先顺序。 2）不属于单个变量上的反号应保留。,3、对偶定理 若两逻辑式相等，则其对偶式也相等。,对偶式：对于任意一个逻辑式Y，若将其中所有的“”换成“+”，“+”换成“”，0换成1，1换成0，而变量保持不变，则得到的新的逻辑式就是Y的对偶式，记为Y。,注意：需遵守“先括号，接着乘，然后加，最后非”的优先顺序。,为了证明两逻辑式相等，可通过证明其对偶式相等来完成。,2.6 逻辑函数的化简,2.6.1 逻辑函数的最简形式,逻辑函数化简的意义： 逻辑表达式越简单，实现它的电路越简单，电路工作越稳定可靠。,1、最简与或表达式 乘积项最少，并且每个乘积项中的变量也最少的与或表达式。,化简的具体形式，要依据所用门电路的类型而定。,2、最简与非与非表达式 非号最少，并且每个非号下面乘积项中的变量也最少的与非与非表达式。,化简步骤： 1）在最简与或表达式的基础上两次取反； 2）用摩根定理去掉下面的非号。,3、最简或与表达式 括号最少，并且每个括号内相加的变量也最少的或与表达式。 化简步骤： 1）写出反函数的最简与或表达式； 2）利用反演定理写出函数的最简或与表达式。,2.6.3 逻辑函数的卡诺图化简法,1、卡诺图的构成 将逻辑函数真值表中的最小项重新排列成矩阵形式，并且使矩阵的横方向和纵方向的逻辑变量的取值按照格雷码的顺序排列，这样构成的图形就是卡诺图。,格雷码：又称循环码，相邻两组间只有一个变量取值不同。 （互为反变量） 例如：二变量的四种取值组合按00011110排列。 注意：相邻包括头尾组合。,（3）卡诺图化简法的步骤： 画出表示该逻辑函数的卡诺图； 找出可以合并的最小项； 选取化简后的乘积项，相加。,选取的原则： 1) 化简后的乘积项应包含函数式的所有最小项，即覆盖图中所有的1。（可以重复圈1） 2) 乘积项的数目最少，即圈成的矩形最少。 3)每个乘积项因子最少，即圈成的矩形最大。,2、无关项在化简中的应用 （1）加入的无关项应与函数式中尽可能多的最小项具有逻辑相邻性； （2）的取值可以为0，也可为1，视具体情况而定。,不利用随意项的化简结果为：,利用随意项的化简结果为：,真值表,逻辑表达式,1,最简与或表达式,化简,2,逻辑图,3,电路的逻辑功能,从输入到输出逐级写出,列写逻辑表达式法：,4.2 组合逻辑电路的分析方法和设计方法,4.2.1 组合逻辑电路的分析方法,4.2.2 组合逻辑电路的设计方法,根据实际逻辑问题，求出实现这一功能的最简单的逻辑电路。,步骤： 1、进行逻辑抽象 （1）分析事件的因果关系，确定输入变量和输出变量 （2）定义逻辑状态的含义 （3）列出真值表 2、写出逻辑函数式 3、选定器件类型，将逻辑函数变换为适当形式 4、画出逻辑电路连接图,不是必需的,设计者人为选定,原因,结果,一般为最简与或表达式,真值表,电路功能描述,设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。,设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为0。根据逻辑要求列出真值表。,1,逻辑抽象,1,例,2,逻辑表达式 （最简与或表达式）,选定器件类型 变换为适当形式,3,2,已为最简与或表达式,逻辑电路图,3,4,真值表,用与非门实现,用异或门实现,选定器件类型 变换为适当形式,逻辑电路图,4,用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。,设主裁判为变量A，副裁判分别为B和C；按下按钮为1。表示成功与否的灯为Y，灯亮为1。 根据逻辑要求列出真值表。,1,例,1,1,1,Y=,AB,+AC,Y=,AB,+AC,用与非门实现,4.3 若干常用的组合逻辑电路,4.3.1 编码器,功能：把输入的每一个高、低电平信号编成一个对应的二进制代码。,一、普通编码器 任何时刻只允许输入一个编码信号，否则输出将发生混乱。,输入8个互斥的信号，输出3位二进制代码。,真值表,允许同时输入两个以上的编码信号，但只对其中优先权最高的一个进行编码。,设I7的优先级别最高，I6次之，依此类推，I0最低。,真值表,二、优先编码器,集成3位二进制优先编码器74LS148,ST为使能输入端（选通端），低电平有效。 YS为使能输出端，Ys0表示该芯片“无编码信号输入”。 YS和ST配合可以实现多级编码器之间的优先级别的控制。高位Ys接低位ST YEX为扩展输出端，是控制标志。 YEX 0表示该芯片有编码输出； YEX 1表示该芯片没有编码输出。,集成3位二进制优先编码器74LS148的真值表,输入：逻辑0(低电平）有效,输出：逻辑0(低电平）有效,二十进制优先编码器,真值表,把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。,设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。,二进制译码器可以译出输入变量的全部状态，故又称为全变量译码器。,4.3.2 译码器,一、 二进制译码器,1、3位二进制译码器,真值表,输入：3位二进制代码,输出：8个互斥的信号,2、集成二进制译码器74LS138,当G11、 时，译码器处于工作状态； 否则，译码器处于禁止状态。,译码输出端（低电平有效）,二进制译码输入端,选通控制端,真值表,输入：自然二进制码,输出：低电平有效,二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。,1、8421 BCD码译码器,把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。,二、 二十进制译码器,真值表,、集成8421 BCD码译码器74LS42,74LS138的级联,一、 4选1数据选择器,真值表,逻辑表达式,地址变量,输入数据,由地址码决定从路输入中选择哪路输出。,4.3.3 数据选择器,二、 集成数据选择器,集成双4选1数据选择器74LS153,二、 集成数据选择器,集成双4选1数据选择器74LS153,集成8选1数据选择器74LS151,74LS151的真值表,三、 用数据选择器实现逻辑函数,基本原理,数据选择器的主要特点：,（1）具有标准与或表达式的形式。即：,（2）提供了地址变量的全部最小项。,（3）一般情况下，Di可以当作一个变量处理。,因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。,基本步骤,确定数据选择器,确定地址变量,2,1,n个地址变量的数据选择器，不需要增加门电路，最多可实现n1个变量的函数。,3个变量，选用4选1数据选择器。,A1=A、A0=B,逻辑函数,1,选用74LS153,2,74LS153有两个地址变量。,求Di,3,函数的标准与或表达式：,4选1数据选择器输出信号的表达式：,比较L和Y，得：,3,画连线图,4,4,数据分配器,数据分配器：是一种单路输入，多路输出的逻辑构件。 从哪一路输出取决于当时的地址控制信号。,一、 1路-4路数据分配器,由地址码决定将输入数据送给哪路输出。,真值表,地址变量,输入数据,逻辑表达式,逻辑图,1、半加器,一、 一位加法器,能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。,加数,本位的和,向高位的进位,4.3.4 加法器,不考虑来自低位的进位,1、全加器,能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。,A、B：加数， CI：低位来的进位，S：本位的和， CO：向高位的进位。,全加器的逻辑图和逻辑符号,实现多位二进制数相加的电路称为加法器。,1、串行进位加法器,二、 多位加法器,构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。,特点：进位信号是由低位向高位逐级传递的，速度不高。,2、并行进位加法器（超前进位加法器）,进位生成项,进位传递条件,进位表达式,和表达式,4位超前进位加法器递推公式,三、 加法器的应用,1、8421 BCD码转换为余3码,BCD码+0011=余3码,2、二进制并行加法/减法器,CI0时， B0=B， 电路执行A+B运算； 当CI1时， B1=B， 电路执行 AB=A+B+1运算。,3、二-十进制加法器,修正条件,用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。,一、 1位数值比较器,设AB时L11；AB时L21；AB时L31。得1位数值比较器的真值表。,4.3.5 数值比较器,逻辑表达式,逻辑图,二、 多位数值比较器,自高而低逐位比较，且只有在高位相等时，才需要比较低位。,真值表中的输入变量包括A3与B3、A2与B2、A1与B1 、A0与B0和A与B的比较结果，AB、AB和A=B。A与B是另外两个低位数，设置低位数比较结果输入端，是为了能与其它数值比较器连接，以便组成更多位数的数值比较器；3个输出信号L1(AB)、L2(AB)、和L3(AB)分别表示本级的比较结果。,