VHDL语言设计4选1多路选择器

4 选 1 多路选择器的 VHDL 描述 要求 THEN 语句和 CASE 语句实现 4 选 1 多路选择器 其中选择控制信号 s1 和 s0 的数据类型为 STD LOGIC VECTOR 当 s1 0 s0 0 s1 0 s0 1 s1 1 s0 0 和 s1 1 s0 1 时 分别执行 y a y b y c y d 一 解法 1 用 IF THEN 语句实现 4 选 1 多路选择器 1 程序 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY mux41 IS PORT a b c d IN STD LOGIC s0 IN STD LOGIC s1 IN STD LOGIC y OUT STD LOGIC END ENTITY mux41 ARCHITECTURE if mux41 OF mux41 IS SIGNAL s0s1 STD LOGIC VECTOR 1 DOWNTO 0 定义标准逻辑位矢量数据 BEGIN s0s1 s1 s1 相并 s0 即 s1 与 s0 并置操作 PROCESS s0s1 a b c d BEGIN IF s0s1 00 THEN y a ELSIF s0s1 01 THEN y b ELSIF s0s1 10 THEN y c ELSE y d END IF END PROCESS END ARCHITECTURE if mux41 2 编译的结果如下 编译报告 二 解法 2 用 CASE 语句实现 4 选 1 多路选择器 1 程序 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY mux41 IS PORT a b c d IN STD LOGIC s0 IN STD LOGIC s1 IN STD LOGIC y OUT STD LOGIC END ENTITY mux41 ARCHITECTURE case mux41 OF mux41 IS SIGNAL s0s1 STD LOGIC VECTOR 1 DOWNTO 0 定义标准逻辑位矢量数据类 型 BEGIN s0s1 y y y y NULL END CASE END PROCESS END case mux41 2 编译结果 编译报告