可编程时钟控制器的设计

电子技术课程设计报告可编程时钟控制器的设计姓 名：李合青学 号：08808037专业年级：电信082指导教师：杨蜀秦设计时间：2010-09-14西北农林科技大学机电学院目 录一、设计任务与要求3(一) 设计任务3(二)设计要求3二、设计方案3(一)设计方案一3(二)设计方案二4(三)最终方案的选择5三、设计原理与电路5（一）选用的芯片引脚图和功能介绍：5（二）分立电路的设计81石英晶体振荡器电路92分频电路103时钟计时电路104译码驱动及显示单元电路115校时电路126整点报时电路13四电路的组装与调试13（一）六进制电路14（二）十进制电路15（三）六十进制电路16（四）二十四进制电路17（五）双六十进制电路17（六）时钟计时进制电路18（七）校正电路20（八）整点报时电路20（九）完整的电子时钟计时电路原理总图21五、设计总结23（一）实验过程中遇到的问题及解决方法23（二）设计体会23（三）对设计的建议24附录24（一）可编程电子时钟材料清单24(二) Protel原理图：26（三）PCB图：27（四）PCB图3D显示28参考文献:29一、设计任务与要求可编程时钟控制器是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。可编程时钟控制器从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。因此，设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解在制作中用到的各种中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时序电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法.(一) 设计任务 时间以12小时为一个周期；显示时、分、秒；有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时；保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。(二)设计要求画出电路原理图；自行装配和调试，并能发现问题和解决问题。编写设计报告，写出设计与制作的全过程，附上有关资料和图纸，有心得体会。二、设计方案(一)设计方案一（1）采用石英晶体振荡器 石英晶体振荡器的特点是振荡频率准确，电路结构简单，频率易高调整。它还具有压电效应，在晶体某一方向加一电场，则在与此垂直的方向产生机械振动和电场互为因果，这种循环过程一直持续到晶体的机械强度限制时，才达到最后的稳定，这种压电谐振的频率就是晶体振荡的固有频率。 石音晶体振荡电路 图2所示电路通过CMOS非门构成的输出为方波的数字式晶体振荡电路，这个电路中，CMOS非门U1与晶体、电容和电阻构成晶体振荡器电路，U2实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电阻R1为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。电容C1、C2与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个180度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。晶体X1的频率选为32768HZ。该元件专为数字钟电路而设计，其频率较低，有利于减少分频器级数。C1、C2均选择为30pF。当要求频率准确度和稳定度更高时，还可接入校正电容并采取温度补偿措施。由于CMOS电路的输入阻抗极高，因此反馈电阻R1可选为10M。较高的反馈电阻有利于提高振荡频率的稳定性。（2） 用CD4060计数作分频器数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。本实验中采用CD4060来构成分频电路。CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。CD4060计数为14级2进制计数器，可以将32768HZ的信号分频为2HZ，其次CD4060的时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。 (二)设计方案二（1）采用555构成的多偕振荡电路振荡器电路选用555构成的多偕振荡器，设振荡频率f=1000HZ，其中的电位器可以微调振荡器的输出频率。（2）用74LS90作分频器 通常实现分频器的电路是计数器电路，一般采用多级10进制计数器来实现。分频器的功能有两个：一是产生标准秒脉冲信号；二是提供功能扩展电路所需的信号。选用中规模集成电路74LS90可以完成以上功能。如图所示，将3片74LS90级联，每片为1/10分频，三片级联正好获得1HZ的标准秒脉冲。(三)最终方案的选择 秒信号发生器是数字电子钟的核心部分，它的精度和稳度决定了数字钟的质量，但是石英晶体振荡器的特点是振荡频率准确，电路结构简单，频率易高调整，故选方案一。三、设计原理与电路（一）选用的芯片引脚图和功能介绍：1)74HC00D 图12)74LS08图23)74HC390D 图34)74HC51D 图45) CD4060图56)74LS74图67)74LS47图7（二）分立电路的设计数字时钟的原理：由振荡器、分频器、校时电路、计数器、译码器和数码显示器组成。其中振荡器和分频器组成标准秒脉冲信号发生器，输出的脉冲经过与非门的转换，再经过计数器过程具有时、分、秒的时钟信号，再经过74LS47的译码，由数码管输出时钟的显示。“时”显示由二十四进制计数器、译码器、显示器组成，“分”、“秒”显示由六十进制计数器、译码器、显示器组成。电路总共分三大部分组成，基本框图如图8所示。1石英晶体振荡器电路晶体振荡器电路给数字钟提供一个频率稳定准确的32.768KHZ的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。本次设计采用了通过CMOS非门构成的电路，由CMOS非门U1与晶体、电容和电阻构成晶体振荡器电路，U2实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电阻R1为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。电容C1、C2与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个180度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。如图9所示。图92分频电路因为石英晶体振荡器产生的信号频率很高，要得到秒脉冲，需要分频电路，所以分频器的功能主要是产生标准秒脉冲。将晶振频率为32768Hz 的信号分频为秒脉冲，可选用：CD4060十四位串行计数器振荡器来实现分频和振荡的功能，但由于CD4060 只能实现14 级分频，所以还必须外加1 级分频，可用74LS74来实现，这样就构成了秒脉冲信号发生器.。如图10所示图103时钟计时电路一般采用10进制计数器如74HC290、74HC390等来实现时间计数单元的计数功能。本次设计中选择74HC390。由其内部逻辑框图11可知，其为双2-5-10异步计数器，并每一计数器均有一个异步清零端（高电平有效）。 图11秒个位计数单元为10进制计数器，无需进制转换，只需将Q与CP（下降沿有效）相连即可。CP（下降沿有效）与1HZ秒输入信号相连，QD可作为向上的进位信号与十位计数单元的CP相连。秒十位计数单元为6进制计数器，需要进制转换。将10进制计数器转换为6进制计数器的电路连接方法如图5所示，其中QC可作为向上的进位信号与分个位的计数单元的CP相连。图12分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，只不过分个位计数单元的QD作为向上的进位信号应与分十位计数单元的CP相连，分十位计数单元的QC作为向上的进位信号应与时个位计数单元的CP相连。时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为24进制计数器，不是10的整数倍，因此需将个位和十位计数单元合并为一个整体才能进行24进制转换。利用1片74HC390实现24进制计数功能的电路如图13所示。图134译码驱动及显示单元电路选择74LS47作为显示译码电路；选择LED数码管作为显示单元电路。由74LS47把输进来的二进制信号翻译成十进制数字，再由数码管显示出来。这里的LED数码管是采用共阳的方法连接的。计数器实现了对时间的累计并以8421BCD码的形式输送到74LS47芯片，再由74LS47芯片把BCD码转变为十进制数码送到数码管中显示出来。5校时电路数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。即为用COMS与或非门实现的时或分校时电路，In1端与低位的进位信号相连；In2端与校正信号相连，校正信号可直接取自分频器产生的1HZ或2HZ（不可太高或太低）信号；输出端则与分或时个位计时输入端相连。当开关打向上时，因为校正信号和0相与的输出为0，而开关的另一端接高电平，正常输入信号可以顺利通过与或门，故校时电路处于正常计时状态；当开关打向下时，情况正好与上述相反，这时校时电路处于校时状态。如图14图146整点报时电路电路应在整点前10秒钟内开始整点报时，即当时间在59分50秒到59分59秒期间时，发出报时电路报时控制信号。当时间在59分50秒到59分59秒期间时，分十位、分个位和秒十位均保持不变，分别为5、9和5，因此可将分计数器十位的Q和Q 、个位的Q和Q及秒计数器十位的Q和Q相与，从而产生报时控制信号。报时电路可选74HC30来构成。74HC30为8输入与非门。如图15图15四电路的组装与调试（一）六进制电路由74HC390、7408、数码管与排阻组成，电路如图16所示：图16（二）十进制电路 由74HC390、7408、数码管与排阻组成，电路如图17所示：图17（三）六十进制电路 由两个数码管、一个74HC390、一个7408芯片与两个排阻组成，电路如图18所示图18（四）二十四进制电路由74HC390、7408、数码管与排阻组成，电路如图19所示图19（五）双六十进制电路由2个六十进制连接而成，把分个位的输入信号与秒十位的Qc相连，使其产生进位。如图20所示：图20（六）时钟计时进制电路由1个二十四进制电路、2个六十进制电路组成，因上面已有一个双六十电路，只要把它与二十四进制电路相连即可。如图21所示图21（七）校正电路由74HC51D、74HC00D与电阻组成，校正电路有分校正和时校正两部分，电路如图22 图22（八）整点报时电路由74HC30D和蜂鸣器组成，当时间在59:50到59:59时，蜂鸣报时，电路如图23。图23（九）完整的电子时钟计时电路原理总图在原有的简图的基础上，按实际布局画了这张按实际芯片布局的接线图，如图24图24五、设计总结（一）实验过程中遇到的问题及解决方法 元器件的选择不存在问题。 七段显示器与驱动器连接的测量时，有时有些数字显示断开、不完整。原因可能是数码管引脚接触不良，或者是通关数码管的电流过大 需要接入排阻。在接电路时译码管的电源和接地的没接，直接导致译码管无法工作，数码管无数字显示。 时间计数电路的连接与测试 仔细的连接电路是非常重要的，不要忘了电源和接地的引脚连接线。测试时秒 计数显示无法进位、跳动还较快，无法进位是因为在74LS08D集成管的输入输出弄错引脚，跳动较快是因为把4060BP和74LS74D的接线引脚接在了4060BP的2引脚。经检查发现接线错误调整后，时间秒显示正常。 校正电路校正时有时单独校正分，时会跟着调动，原因是分与时的进位接线没断开。（二）设计体会通过这次实训，让我们更加了解了各种集成块的应用，也对其中一些集成块的用途有了一定的了解。实训对于我们的动手设计能力也是一种提高，细心，认真在其尤其重要。对于一些容易遗漏的引脚，如电源，接地引脚特别要注意。该电路的设计让我对数字钟的设计有了一定的了解。我知道了如何设计出1HZ的信号，也对时分秒的设计有了一定的了解。并且在实际电路一般步骤为由数字钟系统组成框图按照信号的流向分级安装，逐级级联，这里的每一级是指组成数字钟的各功能电路。级联时如果出现时序配合不同步，或尖峰脉冲干扰，引起逻辑混乱，可以增加多级逻辑门来延时。经过联调并纠正设计方案中的错误和不足之处后，再测试电路的逻辑功能是否满足设计要求。最后画出满足设计要求的总体逻辑电路图。（三）对设计的建议在学生了解的基础上，应该培养学生自己的改进、创新的意识。让学生的能力有真正的提高。附录 （一）可编程电子时钟材料清单元器件封装数量备注CapRAD-0.310.1uFCapRAD-0.3230pFDpy Green-CCLEDDIP-106共阴极七段数码管LampPIN214V，0.5WXTALR38132.768KHZRes2AXIAL-0.411K Res2AXIAL-0.4510M Res Pack2DIP-166排阻180 SW-PBSPST-21单刀单掷开关SW-SPDTTL36WW150502单刀双掷开关CD4060BCNDIP-161十四进制 分频DM7474NDIP-141二进制 分频DM7400NDIP-141与非门 直插DM7411NDIP-141三端与门 直插DM7408NDIP-142二端与门 直插DM7432NDIP-142或门 直插SN74390NDIP-163用来产生进制CD4511BCNDIP-166译码驱动DM7404NDIP-141非门DM7430NDIP-141八端与非门(二)Protel原理图：图25（三）PCB图：图24（四）PCB图3D显示图24参考文献:【1】康华光.电子技术基础. 高等教育出版社【2】卿太全.常用数字集成电路原理与应用. 人民邮电出版社【3】谢自美.电子线路设计.实验.测试. 华中科技大学出版社【4】电子钟的设计 百度文库【5】EWB仿真数字电子钟设计报告百度文库【6】秒脉冲信号的产生百度文库【7】电子时钟计数器的设计百度文库【8】电子时钟的整点报时系统百度文库【9】阎石.数字电子技术基础.高等教育出版社【10】童诗白 华成英.模拟电子技术基础.高等教育出版社29