计算机组成原理习题课1

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,1,计算机使用总线结构便于增减外设，同时,_,。,A,减少了信息传输量,B,提高了信息的传输速度,C,减少了信息传输线的条数,D.,加重了,CPU,的工作量,答案：,C,2,总线中地址线的作用是,_,。,A.,只用于选择存储器单元,B.,由设备向主机提供地址,C,用于选择指定存储器单元和,I/O,设备接口电路的地址,答案：,C,3.,在三种集中式总线控制中，,_,方式响应时间最快。,A,链式查询,B,计数器定时查询,C,独立请求,答案：,C,第三章 系统总线,4,在三种集中式总线控制中独立请求方式响应时间最快，是以,_,代价的。,A,增加仲裁器的开销,B,增加控制线数,C,增加仲裁器的开销和增加控制线数,D.,增加总线占用时间,答案：,B,6.,三种集中式总线控制中，,_,方式对电路故障最敏感,A.,链式查询,B,计数器定时查询,C,独立请求,答案：,A,7,在计数器定时查询方式下，若每次计数从上一次计数的终止点开始，则,_,。,A,设备号小的优先级高,B,每个设备使用总线的机会相等,C,设备号大的优先级高,答案：,B,8,在计数器定时查询方式下，若计数从,0,开始，则,_,。,A,设备号小的优先级高,B,每个设备使用总线的机会相等,C,设备号大的优先级高,答案：,A,9,在独立请求方式下，若有,N,个设备，则,_,。,A,有一个总线请求信号和一个总线响应信号,B,有,N,个总线请求信号和,N,个总线响应信号,C,有一个总线请求信号和,N,个总线响应信号,答案：,B,10,在链式查询方式下，若有,N,个设备，则,A,有,N,条总线请求线,B,无法确定有几条总线请求线,C,只有一条总线请求线,答案：,C,16,总线通信中的同步控制是,_,。,A,只适合于,CPU,控制的方式,B,由统一时序控制的方式,C,只适合于外围设备控制的方式,D.,所有指令执行时间都相同的方式,答案：,B,23,总线的异步通信方式,_,。,A,不采用时钟信号，只采用握手信号,B,既采用时钟信号，又采用握手信号,C,既不采用时钟信号，又不采用握手信号,答案：,A,24.,信息只用一条传输线，且采用脉冲传输的方式称为,_,。,A.,串行传输,B.,并行传输,C.,并串行传输,D.,分时传输,答案：,A,25.,信息可以在两个方向上同时传输的总线属于,_,。,A.,单工总线,B.,半双工总线,C.,全双工总线,D.,单向总线,答案：,C,28.,异步串行通信的主要特点是,_,。,A.,通信双方不需要同步,B.,传送的每个字符是独立发送的,C.,字符之间的间隔时间应相同,D.,传送的数据中不含控制信息,答案：,B,29.,在,_,计算机系统中，外设可以和主存储器单元统一编址。,A.,单总线,B.,双总线,C.,三总线,D.,以上三种都可以,答案：,A,30.,在采用,_,对设备编址时，不需要专门的,I/O,指令组。,A.,统一编址法,B.,单独编址法,C.,两者都是,D.,两者都不是,答案：,A,31.,在微型机系统中，外围设备通过,_,与主板的系统总线相连接。,A.,适配器,B.,设备控制器,C.,计数器,D.,寄存器,答案：,A,3.14,假设总线的时钟频率为,8MHz,，一个总线周期等于一个时钟周期。若在一个总线传输周期可并行传送,16,位的数据，求该总线的带宽。,解：数据传输率（总线带宽）：,每秒传输的最大字节数（,MBps,）,1,个总线周期,=,1,个时钟周期,=1/8=0.125,s,1,个总线周期 传送,16,位,=,2B,（字节）,故总线出输率为：,2B*,（,1/0.125,s,）,=16 MBps,或求：,2B*8=16 MBps,3.15,在一个,32,位的总线系统中，总线时钟频率为,66MHz,，假设总线最短传输周期为,4,个时钟周期，试计算总线的最大数据传输率。若想提高传输率，可采取什么措施？,解：数据传输率（总线带宽）：,每秒传输的最大字节数（,MBps,）,1,个总线周期,=4,个时钟周期,=4*1/66=0.06,s,1,个总线周期 传送,32,位,=4B,（字节）,故总线出输率为：,4B*,（,1/0.06,s,）,=66 MBps,或求：,4B*,（,66MHz/4,）,=66MBps,提高数据传输率措施：,(1),提高数据线宽度,(2),提高总线时钟频率,(3),缩短总线传输周期,3.16,在异步串行传输系统中，,字符格式为：,1,个起始位、,8,个数据位、,1,个校验位，,2,个终止位。,若要求每秒传输,120,个数据,帧，,计算数据传送的波特率和比特率。,0,0/1 0/1,0/1,1 1 1,起始位,1,位,数据位,5,、,6,、,7,、,8,位不等,校验位,1,位,停止位,1,、,1.5,、,2,位不等,空闲位,低位,高位,一个帧结构,解：波特率（数据传输速率）,单位时间内传送的二进制数据,的位数,bps,（,1+8+1+2,）,120=1440 bps,比特率：,单位时间内传送的二进制有效数据位数,bps,1440*(8/12)=960 bps,第四章 存储器,3,一个,16K,32,位的存储器，其地址线和数据线的总和是,A 48 B,46 C,36,答案：,B,4,一个,512KB,的存储器，其地址线和数据线的总和是,A,17 B,19 C,27,答案：,C,5,某计算机字长是,16,位，它的存储容量是,64KB,，按字编址，它的寻址范围是,_,。,A,64K B,32KB C.32K,答案：,C,8,某计算机字长是,32,位，它的存储容量是,256KB,，按字编址，它的寻址范围是,_,。,A,128K B,64K C.64KB,答案：,B,12,若主存每个存储单元为,16,位，则,A,其地址线为,16,根,B,其地址线数与,16,无关,C,其地址线数与,16,有关,答案：,B,29,一个四体并行低位交叉存储器，每个模块的容量是,64K,32,位，存取周期为,200 ns,，在下述说法中,_,是正确的。,A,在,200 ns,内，存储器能向,CPU,提供,256,位二进制信息,B,在,200 ns,内，存储器能向,CPU,提供,128,位二进制信息,C.,在,50 ns,内，每个模块能向,CPU,提供,32,位二进制信息,答案：,B,28,交叉编址的存储器实质是一种,_,存储器，它能,_,执行,_,独立的读写操作。,A.,模块式，并行，多个,B,模块式，串行，多个,C.,整体式，并行，一个,答案：,A,51,下列说法中正确的是,_,。,A,Cache,与主存统一编址，,Cache,的地址空间是主存地址空,间的一部分,B,主存储器只由易失性的随机读写存储器构成,C.,单体多字存储器主要解决访存速度的问题,答案：,C,52,Cache,的地址映像中，若主存中的任一块均可映射到,Cache,内的任一块的位置上，称作,_,。,A,直接映像,B,全相联映像,c,组相联映像,答案：,B,54,下列器件中存取速度最快的是,_,。,A,Cache B,主存,c,寄存器,答案：,C,1.,如果一个高速缓存系统中，主存容量为,12MB,，,Cache,容量为,400KB,，则该存储系统总容量为,:,A.12MB+400KB B.12MB C.400KB D.12MB-400KB,答案：,B,4.7,一个容量为,16K32,位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的存储芯片时，各需要多少片？,1K4,位，,2K8,位，,4K4,位，,16K1,位，,4K8,位，,8K8,位,解：地址线和数据线的总和,=14+32=46,根；需要的片数为：,1K4,：,16K32/1K4=168=128,片,2K8,：,16K32/2K8=84=32,片,4K4,：,16K32/4K4=48=32,片,16K1,：,16K32/16K1=32,片,4K8,：,16K32/4K8=44=16,片,8K8,：,16K32/8K8=24=8,片,例,2,一个,1K,4,位的动态,RAM,芯片，若其内部结构排列成,64,64,形式，已知存取周期为,0.1,s,，,(1),若采用分散刷新和集中刷新相结合的方式，刷新信号周期应该取多少,?,(2),若采用集中刷新，则对该存储芯片刷新一遍需多少时间,?,死时间率是多少？,解：,(1),分散式和集中式相结合的方式即为异步式，,刷新信号的时间间隔为：,2ms,64=31.25,s,，,故取刷新信号周期为,31.25,s,(2),刷新周期为,2ms,，故刷新周期内有,2ms/0.1,s=4000,个读写周期，其中有,64,个读写周期用来刷新，故将存储器刷新一遍用时为：,64*0.1 s=6.4 s,死时间率为：,6.4 s/2ms=0.32%,4.14,某,8,位微型机地址码为,18,位，若使用,4K4,位的,RAM,芯片组成模块板结构的存储器，试问：（,1,）该机所允许的最大主存空间是多少？（,2,）若每个模块板为,32K8,位，共需几个模块板？（,3,）每个模块板内共有几片,RAM,芯片？（,4,）共有多少片,RAM,？（,5,）,CPU,如何选择各模块板？,解：,（,1,）,2,18,=256K,，则该机所允许的最大主存空间是,256K8,位,（或,256KB,）；（,2,）模块板总数,=256K8/32K8=8,块；（,3,）板内片数,=32K8,位,/4K4,位,=82=16,片；（,4,）总片数,=16,片,8=128,片；,（,5,）最高三位通过,3,：,8,译码器选模块板,次高三位通过,3,：,8,译码器选模块板内芯片组,剩余地址线接芯片地址引脚。,或反过来，最低三位选模块板（多模块交叉存储器）,板地址,3,位,片地址,3,位,片内地址,12,位,17 16 15 14 13 12 11 0,4.15,设,CPU,共有,16,根地址线，,8,根数据线，并用,MREQ,（低电平有效）作访存控制信号，,R/W,作读写命令信号（高电平为读，低电平为写）。现有下列存储芯片：,ROM,（,2K8,位，,4K4,位，,8K8,位），,RAM,（,1K4,位，,2K8,位，,4K8,位），及,74138,译码器和其他门电路（门电路自定）。试从上述规格中选用合适芯片，画出,CPU,和存储芯片的连接图。要求如下：（,1,）最小,4K,地址为系统程序区，,409616383,地址范围为用户程序区；（,2,）指出选用的存储芯片类型及数量；（,3,）详细画出片选逻辑。,解：（,1,）地址空间分配图：（,2,）选片：,ROM,：,4K4,位：,2,片；,RAM,：,4K8,位：,3,片；（,3,）,CPU,和存储器连接逻辑图及片选逻辑：,(1),地址空间分配图,A,15,A,11,A,7,A,3,A,0,0 0 0 0,，,0 0 0 0,，,0 0 0 0,，,0 0 0 0,0 0 0 0,，,1 1 1 1,，,1 1 1 1,，,1 1 1 1,0 0 0 1,，,0 0 0 0,，,0 0 0 0,，,0 0 0 0,0 0 0 1,，,1 1 1 1,，,1 1 1 1,，,1 1 1 1,0 0 1 0,，,0 0 0 0,，,0 0 0 0,，,0 0 0 0,0 0 1 0,，,1 1 1 1,，,1 1 1 1,，,1 1 1 1,0 0 1 1,，,0 0 0 0,，,0 0 0 0,，,0 0 0 0,0 0 1 1,，,1 1 1 1,，,1 1 1 1,，,1 1 1 1,4KROM*2 0FFFH,4KRAM 10001FFFH,4KRAM 20002FFFH,4KRAM 30003FFFH,(2),选芯片方法：最好选用容量一样的存储器芯片（组）。,这样容易画图。,本题可以选用2片4K*4ROM 芯片组成4K*8ROM，,3片4K*8RAM（建议使用）,也可选用2片2K*8ROM