随机存取存储器课件

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,随机存取存储器,单片机原理与应用,随机存取存储器,1.1,基本存储单元,1.2,地址译码方式,1.3,随机存取存储器应用举例,1.1,基本存储单元,半导体随机存取存储器按其制造工艺可分为双极型和,MOS,型，按其存储信息的方式又可分为静态和动态两种。下面着重介绍,MOS,型静态和动态存储器工作原理。,1.MOS,型六管静态基本存储单元电路,六管静态基本存储单元电路可简称为六管静态存储器，是在,MOS,型触发器的基础上增添了两个门控制管而构成的，其电路,如图,2.2,所示。,X,地址,选择线,内部,数据线,外部,数据线,Y,地址选择线,T,7,B,A,T,3,T,6,T,5,T,4,T,1,T,2,图,2.2 MOS,型六管存储器,V,C,D,D,T,8,MOS,管,T,1,T,4,构成双稳态触发器，其中,T,1,、,T,2,为控制管，,T,3,、,T,4,为负载管，两个稳定状态分别表示,1,或者,0,。例如,A,点为高电平，,B,点为低电平表示存,1,，反之则表示存,0,。在构成存储器时增加了,4,个门控管,T,5,、,T,6,、,T,7,、,T,8,。当,X,选择线为高电平时，,T,5,、,T,6,管通导，表示该单元被选中，,A,点、,B,点分别与内部数据线,D,、,(,也称位线,),接通。,T,7,、,T,8,用来控制内部数据线与外部数据线的连接。当,Y,选择线也是高电平时，,T,7,、,T,8,管通导，内部数据线与外部了数据线接通。这时，该单元的数据可以读出或者写入。,2,MOS,型四管动态基本存储单元电路,在六管静态存储器中，数据的存储在于,T,1,、,T,2,管的通导与截止。而,T,1,、,T,2,管的通导与截止是靠负载管,T,3,、,T,4,来维持。对于,MOS,管，其栅电容、栅电阻比较大，栅漏电流很小。这样栅电容可以暂存一定数量的电荷，维持,MOS,管通导片刻。如果不断地给栅电容补充电荷，则可维持,MOS,管一直通导。为了简化单元电路，提高集成度，可把负载管,T,3,、,T,4,取掉，这样就构成了四管动态存储器，,如图,2.3,所示，其中,T,9,、,T,10,为预充电管。,图,2.3 MOS,型四管动态存储器,T,7,T,8,D,D,T,10,T,9,X,地址选择线,Y,地址选择线,T,6,T,5,V,C,V,C,C,D,C,D,T,1,T,2,A,B,C,1,C,2,写入时，,X,、,Y,地址选择线为高电平，,T,5,、,T,6,、,T,7,、,T,8,管通导，该单元被选中，外部数据线上的数据分别通过,T,7,、,T,8,管送到,D,和 ，再通过,T,5,、,T,6,管送到,A,点和,B,点。,读出时，由于栅电容存储的电荷很少，不能产生大的读出信号，因此在读出时要给电路补充电量。首先发预充电信号，使预充电管,T,9,、,T,10,通导，由电源,V,C,对内部数据线,D,和 充电。当,X,、,Y,地址选择线为高电平时，该单元被选中。若原存,1,，即,C,2,充电，,T,2,管通导，,C,1,不充电，,T,1,管截止。若原存,0,，正好相反，,C,1,充电，,T,1,管通导，,C,2,不充电，,T,2,管截止。,D,D,在读出过程中，没有放电的数据线,D,或者 给,T,2,或者,T,1,管的栅极充电，补充因栅漏电流而损失的电荷，因此读出的过程也是动态存储器刷新的过程。因此，动态存储器的刷新实质上就是一次读操作，只是读出的数据丢掉不用就是了。,D,3.,单管动态存储单元电路,最简单的动态,DRAM,的基本存储单元电路是由一只,MOS,型晶体管和一个电容,C,S,组成，,如图,2.4,所示，数据信息记录在电容,C,S,上。其中,C,S,实际上是一个只有栅极和源极的,MOS,管。,MOS,管,T,1,的源极接电容,C,S,；栅极接字线,W,，作为门控制管；漏极接数据线,D,，也就是位线，再经读出放大器输出。当电容,C,S,上有电荷时，表示存,1,；无电荷时，存,0,。平时字线,W,为低电平，,T,1,不通，电容,C,S,上的电荷不能放掉，信息保存。,写入时，字线,W,加正脉冲，,T,1,管导通，如果写入,1,，数据线,D,上为高电平，通过,T,1,管向,C,S,充电；如果写入,0,，则数据线,D,是低电平，这时不但不给,C,S,充电，反而使,C,S,上的电荷通过,T,1,而释放。,图,2.4,单,管,DRAM,结构,读出放大器,T,1,字选择线,W,C,D,数据线,D,C,S,读出时，首先对数据线上的分布电容,C,D,预充电。然后再在字线,W,加正脉冲，使,T,1,导通。如果原存,1,，,C,S,上有电荷，数据线,D,的高电平维持，并经读出放大器输出高电平，即读出,1,；如果原存,0,，,C,S,上没有电荷，于是数据线,D,上的电平被拉低，经读出放大器输出低电平，即读出,0,。,由于在不工作时,C,S,上的电荷会泄漏，而使所存数据丢失，因此需要定时刷新。一般刷新时间间隔不超过,2ms,。,1.2,地址译码方式,地址译码方式有两种。一种是字译码方式，也称为单译码方式；另一种是复合译码方式，也称为双译码方式。,1.,字译码方式,字译码方式,如图,2.5,所示，由一条字选择线选择某一字单元，有,16,个存储单元，每个单元有,4,位，共,64,个基本存储单元，排成,16,行,4,列的矩阵。每行对应一个字，有一条字选择线，每一位设有读,/,写控制电路。基本存储单元可采用六管静态存储器，也可采用四管动态存储器。读,/,写控制电路受,CPU,发出的读,/,写命令的控制。,字,0,读,/,写控制电路,读,/,写控制电路,字,15,.,.,.,.,.,图,2.5,字译码方式,写入,写入,读出,读出,读命令,写命令,A,0,A,1,A,2,A,3,地,址,译,码,器,有,4,条地址线,A,3,A,0,，经译码后产生,16,个地址选择信号，对,16,个存储单元进行选择。例如,A,3,A,0,=0000,，译码后字,0,选择线为高电平，字,0,被选中，在读,/,写命令的控制下，读出或者写入，完成一次读,/,写操作。,2.,复合译码方式,复合译码方式,如图,2.6,所示，由纵横交错的,X,选择线和,Y,选择线配合，选择某一存储单元。在这种电路中，基本存储单元排列成,3232,的存储器阵列，图中所示为所有单元的同一位。对于,8,位存储器，则由,8,个这样的阵列重叠起来组成。有两个地址译码器，,X,地址译码器，选择,32,行中的某一行；,Y,地址译码器，选择,32,列中的某一列。,图,2.6,复合译码方式,.,X,地,址,译,码,器,.,.,.,A,0,A,1,A,2,A,3,A,4,X,0,X,31,0,0,31,31,0,0,31,31,I/O,控,制,数据,Y,地址译码,Y,0,Y,31,A,9,A,8,A,7,A,6,A,5,访问存储器时，地址分为两部分，例如,A,9,A,0,=00001111,，,A,4,A,0,送,X,地址译码器，,X,31,为高电平，选择第,31,行；,A,9,A,5,送,Y,地址译码器，,Y,0,为高电平，选择第,0,列。于是，存储器单元,(31,，,0),被选中，即可对该单元进行读,/,写操作。,1.3,随机存取存储器应用举例,1.Intel 2114,的结构特点与联接方法,Intel 2114,是一种,1K4,位的静态存储器，其内部结构与引脚,2.7,所示。,图,2.7 Intel 2114,内部组成,1 18,2 17,3 16,4 15,5 14,6 13,7 12,8 11,9 10,2114,A,6,A,5,A,4,A,3,A,0,A,1,A,2,CS,GND,WE,V,CC,A,7,A,8,A,9,D,0,D,1,D,2,D,3,(b),引脚图,(a),内部组成逻辑,A,9,A,2,A,1,A,0,输入,数据,控制,D,0,0,D,2,0,D,3,0,D,1,0,CS,WE,I/O,控制电路,列地址译码器,.,A,7,A,8,1K4,存储器矩阵,(6464),行,地,址,译,码,.,.,.,.,A,3,A,4,A,5,A,6,单片容量,1K4,位，共有,4096,个六管静态基本存储单元，排列成,6464,的方阵。地址线,10,条,A,9,A,0,，其中,A,8,A,3,用于行译码，选择,64,行中的某一行，,A,9,、,A,2,、,A,1,、,A,0,用于列译码。在列选择线中，,4,列为一组，即一个存储单元的,4,位。列地址共,4,位，经译码选择,16,组中的某一组，即一个存储单元的,4,位。片选信号 和写允许信号,一起经与门控制输入,/,输出三态门。当 为低电平时，芯片选中。这时若 为低电平，输入端三态门通导，数据写入；否则，输出端三态门通导，读出数据送外部数据线。,若要用,Intel 2114,芯片构成,8,位存储器，则需要两片重叠使用。其连接,如图,2.8,所示。,CS,WE,CS,WE,A,9,A,0,2114,D,7,D,4,CS,WE,A,9,A,0,2114,D,3,D,0,CS,WE,A,9,A,0,2114,D,7,D,4,CS,WE,A,9,A,0,2114,D,3,D,0,CS,WE,图,2.8,用,2114,组成,4K8,的,RAM,地址锁存器,A,10,A,9,A,8,CPU,ALE,D,7,D,0,WR,2,Int