微机原理9微机接口存储器

,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第7章 半导体存储器及其接口,教学重点,SRAM,、,ROM,与,CPU,的连接,除采用磁、光原理的辅存外，其它存储器主要都是采用半导体存储器,本章介绍采用半导体存储器及其组成主存的方法,1,半导体存储器概述,存储系统的层次结构,1、存储系统的层次结构,是指把各种不同存储容量、存取速度和价格的存储器按层次结构组成多层存储器，并通过管理软件和辅助硬件有机组合成统一的整体，使所存放的程序和数据按层次分布在各种存储器中,2、常用的存储系统的层次结构,主要由高速缓冲存储器Cache、主存储器和辅助存储器组成，如图所示,CPU,CACHE,主存（内存）,辅存（外存）,2,存储器的分类,1、按存储介质分类,半导体存储器、磁表面存储器、光表面存储器,2、按存储器的读写功能分类,随机存取存储器RAM：,可读可写,、断电丢失,只读存储器ROM：正常只读、,断电不丢失,3、按用途分类,内存储器、外存储器,4、按在微机系统中的作用分类,主存储器、辅助存储器、高速缓冲存储器,5、按制造工艺,双极型：,速度快,、集成度低、功耗大,MOS型：速度慢、集成度高、,功耗低,3,半导体存储器的分类,半导体,存储器,只读存储器,（ROM）,随机存取存储器,（RAM）,静态RAM（SRAM）,动态RAM（DRAM）,非易失RAM（NVRAM）,掩膜式ROM,一次性可编程ROM（PROM）,紫外线擦除可编程ROM（EPROM）,电擦除可编程ROM（EEPROM）,4,只读存储器ROM,掩膜,ROM：,信息制作在芯片中，不可更改,PROM：,允许一次编程，此后不可更改,EPROM：,用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程,EEPROM（E,2,PROM）：,采用加电方法在线进行擦除和编程，也可多次擦写,Flash Memory（闪存）：能够快速擦写的EEPROM，但只能按块（Block）擦除,5,随机读写存储器RAM分类,6,存储器的基本性能指标,1、存储容量,与地址线位数有关,（1）存储容量=存储器,单元数,每单元二进制位数,（2）换算关系：,与数据线位数有关,1KB=1024B,1MB=1024KB,1GB=1024MB,2、存取速度,（1）存取时间 （2）存取周期,3、可靠性，功耗，价格等,7,随机读写存储器：,静态RAM（SRAM）,基本存储电路,8,动态RAM（DRAM）,动态RAM的刷新 为保持电容中的电荷不丢失，必须对动态RAM不断进行读出和再写入,9,动态,RAM,举例,10,只读存储器ROM,只读存储器（ROM）是一种工作时只能读出，不能写入信息的存储器。在使用ROM时，其内部信息是不能被改变的，故一般只能存放固定程序，如监控程序、BIOS程序等。只要一接通电源，这些程序就能自动地运行,11,掩膜只读存储器,12,可编程只读存储器PROM,13,光可擦除可编程只读存储器EPROM,14,电可擦除可编程只读存储器E,2,PROM,一种可以用电擦除和编程的只读存储器,闪存Flash Memory,15,存储器与微处理器的连接,存储器的工作时序,16,存储器读周期,数据,地址,T,CX,T,ODT,T,OHA,T,RC,T,A,T,CO,D,OUT,WE,CS,17,T,A,读取时间,从读取命令发出到数据稳定出现的时间,给出地址到数据出现在外部总线上,T,RC,读取周期,两次读取存储器所允许的最小时间间隔,有效地址维持的时间,18,存储器写周期,T,WC,T,WR,T,AW,数据,地址,T,DTW,T,W,D,OUT,D,IN,T,DW,T,DH,WE,CS,19,T,W,写入时间,从写入命令发出到数据进入存储单元的时间,写信号有效时间,T,WC,写入周期,两次写入存储器所允许的最小时间间隔,有效地址维持的时间,20,8086存储器结构,分为偶地址存储体和奇地址存储器,偶地址存储体与D7D0连接，A0=0,奇地址存储体与D15D8连接,BHE*=0,如果低字节在偶地址存储体，高字节在奇地址存储体时，一个总线周期即可完成16位数据传送。,21,补充：半导体存储器芯片的结构,地,址,寄,存,地,址,译,码,存储体,控制电路,AB,数,据,寄,存,读,写,电,路,DB,OE,WE,CS,22, 存储体,存储器芯片的主要部分，用来存储信息, 地址译码电路,根据输入的地址编码来选中芯片内某个特定的存储单元,片选和读写控制逻辑,选中存储芯片，控制读写操作,23, 存储体,每个存储单元具有一个唯一的地址，可存储,1,位（位片结构）或多位（字片结构）二进制数据,存储容量与地址、数据线个数有关：,芯片的存储容量,2,M,N,存储单元数存储单元的位数,M,：芯片的,地址线根数,N,：芯片的,数据线根数,24, 地址译码电路,译码器,A,5,A,4,A,3,A,2,A,1,A,0,63,0,1,存储单元,64个单元,行译码,A,2,A,1,A,0,7,1,0,列译码,A,3,A,4,A,5,0,1,7,64个单元,单译码,双译码,25,单译码结构,双译码结构,双译码可简化芯片设计,主要采用的译码结构,26, 片选和读写控制逻辑,片选端,CS*或CE*,有效时，可以对该芯片进行读写操作,输出OE*,控制读操作。有效时，芯片内数据输出,该控制端对应系统的读控制线,写WE*,控制写操作。有效时，数据进入芯片中,该控制端对应系统的写控制线,27,典型芯片举例：随机存取存储器,静态RAM,SRAM 2114,SRAM 6116,动态RAM,DRAM 4116,DRAM 2164,28,静态RAM,SRAM的基本存储单元是触发器电路,每个基本存储单元存储二进制数一位,许多个基本存储单元形成行列存储矩阵,SRAM一般采用“字结构”存储矩阵：,每个存储单元存放多位（4、8、16等）,每个存储单元具有一个地址,29,SRAM芯片2114,存储容量为,1024,4,18个,引脚：,10,根地址线,A,9,A,0,4,根数据线,I/O,4,I/O,1,片选CS*,读写WE*,1,2,3,4,5,6,7,8,9,18,1716,15,14,13,12,11,10,Vcc,A,7,A,8,A,9,I/O,1,I/O,2,I/O,3,I/O,4,WE*,A,6,A,5,A,4,A,3,A,0,A,1,A,2,CS*,GND,功能,30,Intel2114,静态存储器芯片的内部结构框图,31,存储矩阵：,Intel2114,内部共有,4096,个存储电路，排成,64,64,的短阵形式；,地址译码器：输入为,10,根线，采用两级译码方式，其中,6,根用于行译码，,4,根用于列译码；,I/O,控制电路：分为输入数据控制电路和列,I,O,电路，用于对信息的输入输出进行缓冲和控制；,片选及读写控制电路：用于实现对芯片的选择及读写控制。,32,各引脚的功能如下：,A,0,-A,9,：10根地址信号输入引脚。, WE*： 读写控制信号输入引脚，当为低电平时，使输入三态门导通，信息由数据总线通过输入数据控制电路写入被选中的存储单元；反之从所选中的存储单元读出信息送到数据总线。, I/O,1,I/O,4,：4根数据输入输出信号引脚., CS*： 低电平有效，通常接地址译码器的输出端。, +5V： 电源。, GND：地。,33,SRAM 2114的读周期,数据,地址,T,CX,T,ODT,T,OHA,T,RC,T,A,T,CO,D,OUT,WE,CS,34,T,A,读取时间,从读取命令发出到数据稳定出现的时间,给出地址到数据出现在外部总线上,T,RC,读取周期,两次读取存储器所允许的最小时间间隔,有效地址维持的时间,35,SRAM 2114的写周期,T,WC,T,WR,T,AW,数据,地址,T,DTW,T,W,D,OUT,D,IN,T,DW,T,DH,WE,CS,36,T,W,写入时间,从写入命令发出到数据进入存储单元的时间,写信号有效时间,T,WC,写入周期,两次写入存储器所允许的最小时间间隔,有效地址维持的时间,37,6116 (2K, 8 = 16KBIT),工作方式真值表,SRAM 6116,38,动态RAM,DRAM的基本存储单元是单个场效应管及其极间电容,必须配备“读出再生放大电路”进行刷新,每次同时对一行的存储单元进行刷新,每个基本存储单元存储二进制数一位,许多个基本存储单元形成行列存储矩阵,DRAM一般采用“位结构”存储体：,每个存储单元存放一位,需要8个存储芯片构成一个字节单元,每个字节存储单元具有一个地址,39,动态,RAM,举例,40,存储地址需要分两批传送,行地址选通信号RAS*有效，开始传送行地址,随后，列地址选通信号CAS*有效，传送列地址，CAS*相当于片选信号,读写信号WE*读有效（高电平）,数据从D,OUT,引脚输出,41,DRAM芯片4116（与书2118同）,存储容量为16K1,16个,引脚：,7根地址线,A,6,A,0,1根数据输入线D,IN,1根数据输出线D,OUT,行地址选通RAS*,列地址选通CAS*,读写控制WE*,V,BB,D,IN,WE*,RAS*,A,0,A,2,A,1,V,DD,V,SS,CAS*,D,OUT,A,6,A,3,A,4,A,5,V,CC,1,2,3,4,5,6,7,8,16,15,14,13,12,11,10,9,42,DRAM 4116的读周期,D,OUT,地址,T,CAC,T,RAC,T,CAH,T,ASC,T,ASR,T,RAH,T,CAS,T,RCD,T,RAS,T,RC,行地址,列地址,WE,CAS,RAS,43,DRAM 4116的写周期,T,WCS,T,DS,列地址,行地址,地址,T,DH,T,WR,T,CAH,T,ASC,T,ASR,T,RAH,T,CAS,T,RCD,T,RC,T,RAS,D,IN,WE,CAS,RAS,44,存储地址需要分两批传送,行地址选通信号RAS*有效，开始传送行地址,随后，列地址选通信号CAS*有效，传送列地址,读写信号WE*写有效（低电平）,数据从D,IN,引脚进入存储单元,45,DRAM 4116的刷新,T,RC,T,CRP,T,RAS,高阻,T,ASR,T,RAH,行地址,地址,D,IN,CAS,RAS,46,采用“仅行地址有效”方法刷新,行地址选通RAS*有效，传送行地址,列地址选通CAS*无效，没有列地址,芯片内部实现一行存储单元的刷新,没有数据输入输出,存储系统中所有芯片同时进行刷新,DRAM必须每隔固定时间就刷新,47,DRAM芯片2164（同书4164）,存储容量为64K1,16个,引脚：,8根地址线,A,7,A,0,1根数据输入线D,IN,1根数据输出线D,OUT,行地址选通RAS*,列地址选通CAS*,读写控制WE*,NC,D,IN,WE*,RAS*,A,0,A,2,A,1,GND,V,SS,CAS*,D,OUT,A,6,A,3,A,4,A,5,A,7,1,2,3,4,5,6,7,8,16,15,14,13,12,11,10,9,48,只读存储器,在微机系统的在线运行过程中，只能对其进,行读操作，而不能进行写操作的一类存储器,49,9.3 只读存储器,EPROM,EPROM 2716,EPROM 2764,EEPROM,EEPROM 2717A,EEPROM 2864A,50,EPROM,顶部开有一个圆形的石英窗口，用于紫外线透过擦除原有信息,一般使用专门的编程器（烧写器）进行编程,编程后，应该贴上不透光封条,出厂未编程前，每个基本存储单元都是信息1,编程就是将某些单元写入信息0,51,EPROM芯片2732,2732 工作方式真值表,注：VPP为编程脉冲，可以为 +5V,+12.5v,+21V,+25V等,52,EPROM芯片2716,存储容量为2K8,24个,引脚：,11,根地址线,A,10,A,0,8根数据线DO,7,DO,0,片选/编程CE*/PGM,读（写）OE*,编程电压V,PP,功能,V,DD,A,8,A,9,V,PP,OE*,A,10,CE*/PGM,DO,7,DO,6,DO,5,DO,4,DO,3,1,2,3,4,5,6,7,8,9,10,11,12,24,23,22,21,20,19,18,17,16,15,14,13,A,7,A,6,A,5,A,4,A,3,A,2,A,1,A,0,DO,0,DO,1,DO,2,Vss,53,EPROM芯片2764,存储容量为8K8,28个,引脚：,13,根地址线,A,12,A,0,8根数据线D,7,D,0,片选CE*,编程PGM*,读写OE*,编程电压V,PP,功能,Vpp,A,12,A,7,A,6,A,5,A,4,A,3,A,2,A,1,A,0,D,0,D,1,D,2,GND,Vcc,PGM*,NC,A,8,A,9,A,11,OE*,A,10,CE*,D,7,D,6,D,5,D,4,D,3,1,2,3,4,5,6,7,8,9,10,11,12,13,14,28,27,26,25,24,23,22,21,20,19,18,17,16,15,54,EPROM芯片27256,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16,17,18,19,20,21,22,23,24,25,26,27,28,Vpp,A12,A7,A6,A5,A4,A3,A2,A1,A0,D0,D1,D2,GND,D3,D4,D5,D6,D7,CE,A10,OE,A11,A9,A8,A13,A14,Vcc,27256引脚图,A14,A13,A12,A11,A10,A9,A8,A7,A6,A5,A4,A3,A2,A1,A0,CE,OE,D7,D6,D5,D4,D3,D2,D1,D0,27256逻辑图,55,EEPROM,用加电方法，进行在线（无需拔下，直接在电路中）擦写（擦除和编程一次完成）,有字节擦写、块擦写和整片擦写方法,并行EEPROM：多位同时进行,串行EEPROM：只有一位数据线,56,EEPROM芯片2817A,存储容量为2K8,28个,引脚：,11,根地址线,A,10,A,0,8根数据线I/O,7,I/O,0,片选CE*,读写OE*、WE*,状态输出RDY/BUSY*,功能,NC,A,12,A,7,A,6,A,5,A,4,A,3,A,2,A,1,A,0,I/O,0,I/O,1,I/O,2,GND,Vcc,WE*,NC,A,8,A,9,NC,OE*,A,10,CE*,I/O,7,I/O,6,I/O,5,I/O,4,I/O,3,1,2,3,4,5,6,7,8,9,10,11,12,13,14,28,27,26,25,24,23,22,21,20,19,18,17,16,15,57,EEPROM芯片2864A,存储容量为8K8,28个,引脚：,13,根地址线,A,12,A,0,8根数据线I/O,7,I/O,0,片选CE*,读写OE*、WE*,功能,Vcc,WE*,NC,A,8,A,9,A,11,OE*,A,10,CE*,I/O,7,I/O,6,I/O,5,I/O,4,I/O,3,NC,A,12,A,7,A,6,A,5,A,4,A,3,A,2,A,1,A,0,I/O,0,I/O,1,I/O,2,GND,1,2,3,4,5,6,7,8,9,10,11,12,13,14,28,27,26,25,24,23,22,21,20,19,18,17,16,15,58,半导体存储器与CPU的连接,这是本章的重点内容,SRAM、EPROM与CPU的连接,译码方法同样适合I/O端口,59,存储芯片与CPU的连接,存储芯片的数据线,存储芯片的地址线,存储芯片的片选端,存储芯片的读写控制线,60,存储器的扩展,由于单个存储器芯片的容量限制，微机存储器通常由多个存储器芯片组成，称为,存储器扩展,。例如，构成一个40968位的存储器，可以使用4片10248位的芯片，也可以采用8片40961位的芯片，还可以使用8片10244位芯片。,61,步骤：,1.确定扩展方式,计算所需芯片数目,2. 确定片选逻辑并连线实现,3. 分析存储地址空间映像,62,确定扩展方式,字扩展：指存储单元个数不够，需增加存储单元个数，一般就是增加芯片组成的模块数目,位扩展：指每个存储单元中所能存储的信息位数不够使用，需增加每个单元的信息位数。,字位同时扩展：是前两种情况的综合。,所用芯片数量=（总字数/ 芯片字数）*（规定位数/ 芯片位数）,63,位扩展,（1）用2114组成1K8位RAM,64,多个位扩充的存储芯片的数据线连接于系统数据总线的不同位数,其它连接都一样,这些芯片应被看作是一个整体,常被称为“芯片组”,65,（2）字扩展法：8K*8芯片和2K*8芯片组成34K*8存储器,66,（3）,字位同时扩展：,用2114组成2K8位RAM,67,微处理器与存储器的连接,（1）CPU总线的带负载能力,（2）存储器与CPU之间的速度匹配,（3）数据线、地址分配和译码,68,1. 存储芯片数据线的处理,若芯片的数据线正好,8,根：,一次可从芯片中访问到,8,位数据,全部数据线与系统的,8,位数据总线相连,若芯片的数据线不足,8,根：,一次不能从一个芯片中访问到,8,位数据,利用多个芯片扩充数据位,这个扩充方式简称“,位扩充,”,69,2. 存储芯片地址线的连接,芯片的地址线通常应全部与系统的低位地址总线相连,寻址时，这部分地址的译码是在存储芯片内完成的，我们称为“,片内译码,”,70,片内译码,A9A0,存储芯片,000H,001H,002H,3FDH,3FEH,3FFH,全0,全1,0000,0001,0010,1101,1110,1111,范围（16进制）,A,9,A,0,71,3. 存储芯片片选端的译码,存储系统常需利用多个存储芯片扩充容量,也就是扩充了存储器地址范围,进行“地址扩充”，需要利用存储芯片的片选端对多个存储芯片（组）进行寻址,这个寻址方法，主要通过将存储芯片的片选端与系统的,高位地址线,相关联来实现,这种扩充简称为“,地址扩充,”或“,字扩充,”,72,地址扩充（字扩充）,片选端,D,7,D,0,A,19,A,10,A,9,A,0,（2）,A,9,A,0,D,7,D,0,CE,（1）,A,9,A,0,D,7,D,0,CE,译码器,0000000001,0000000000,73,片选端常有效,A,19,A,15,A,14,A,0,全0全1,D,7,D,0,27256(32k*8),EPROM,A,14,A,0,CE,74,令芯片（组）的片选端常有效,不与系统的高位地址线发生联系,芯片（组）总处在被选中的状态,虽简单易行、但无法再进行地址扩充，会出现“,地址重复,”,75,地址重复,一个存储单元具有,多个存储地址,的现象,原因：有些高位地址线没有用、可任意,使用地址：出现地址重复时，常选取其中既好用、又不冲突的一个“,可用地址,”,例如：00000H07FFFH,选取的原则：高位地址全为0的地址,高位地址译码才更好,76,译码和译码器,译码：将某个特定的“编码输入”翻译为唯一“有效输出”的过程,译码电路可以使用,门电路组合逻辑,译码电路更多的是采用集成,译码器,常用的2:4译码器：74LS139,常用的3:8译码器：,74LS138,常用的4:16译码器：74LS154,77,线选译码,只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组）,虽构成简单，但地址空间严重浪费,必然会出现地址重复,一个存储地址会对应多个存储单元,多个存储单元共用的存储地址不应使用,78,线选译码示例,A,14,A,12,A,0,A,13,(1),2764,(2),2764,CE,CE,切记：,A,14,A,13,00,的情况不能出现,00000H01FFFH,的地址不可使用,79,80,部分译码,只有部分（高位）地址线参与对存储芯片的译码,每个存储单元将对应多个地址,（地址重复），需要选取一个可用地址,可简化译码电路的设计,但系统的部分地址空间将被浪费,81,部分译码示例,138,A,17,A,16,A,11,A,0,A,14,A,13,A,12,(4),(3),(2),(1),2732,2732,2732,2732,C,B,A,E3,E2,E1,IO/M,CE,CE,CE,CE,Y0,Y1,Y2,Y3,82,83,全译码,所有的系统地址线均参与对存储单元的译码寻址,包括低位地址线对芯片内各存储单元的译码寻址（片内译码），高位地址线对存储芯片的译码寻址（片选译码）,采用全译码，,每个存储单元的地址都是唯一的，,不存在地址重复,译码电路可能比较复杂、连线也较多,84,全译码示例,A,15,A,14,A,13,A,16,C,B,A,E3,138,2764,A,19,A,18,A,17,A,12,A,0,CE,Y6,E2,E1,IO/M,85,1C000H,1DFFFH,全0,全1,0 0 0 1 1 1 0,0 0 0 1 1 1 0,地址范围,A,12,A,0,A,19,A,18,A,17,A,16,A,15,A,14,A,13,86,片选端译码小结,存储芯片的片选控制端可以被看作是一根最高位地址线,在系统中，主要与地址发生联系：包括,地址空间的选择,（接系统的,IO/M*,信号）和,高位地址的译码选择,（与系统的高位地址线相关联）,对一些存储芯片通过片选无效可关闭内部的输出驱动机制，起到降低功耗的作用,87,例1：2K RAM 的连接,如果用 Intel 2114 1K 4 位的存储器芯片构成一个 2K,8,RAM 系统，其连接如图 所示。,每一个芯片为 1024 4 位，所以共需 4 片 。每个芯片有 10 条地址线，直接接至 CPU 的地址线总线的 A,0, A,9,，这样可寻址 1K 的存储空间。,RAM 与 CPU 的连接举例：,88,89,第一组：,A,15,A,10,A,9,A,0,地址最低,0000 00 00 0000 0000,0000,地址最高,0000 00 11 1111 1111,03FFH,第二组：,A,15,A,10,A,9,A,0,地址最低,0000 01 00 0000 0000,0400H,地址最高,0000 01 11 1111 1111,07FFH,90,这种选片控制的译码方式称为全译码，其译码电路比较复杂，但是每一组的地址是确定的和唯一的。,在系统的 RAM 为 2K 的情况下，为了区分不同的两组，可以不用全译码方式，而用 A,10,A,15,。中的任一位来控制选片端，例如用 A,10,来控制。,91,每一组存储器中的一片接数据总线的,D0,D3,，另一片接,D4,D7,，而组与组之间则采用并联连接的方法。,因为,CPU,的地址和数据总线既与存储器连接也与其他各种外设相连，所以，只有在,CPU,发出的,M,IO*,信号为高电平时（对,8088,而言，该控制线变为,IO,M*,。这时，就需要,IO,M*,为低电平），才是与存储器交换信息。所以要由,M,IO*,（或,M*,IO,）,与地址信号一起组成选片信号，控制存储器的工作。,通常存储器只有一个读写控制端,WE*,，当为低电平时，存储器写操作；当为高电平时，则读操作。所以可用,CPU,的,WE*,信号作为存储器的,WE*,控制信号,。,92,当系统 RAM 的容量大于 2K，如 4K（或更多）时，如果还用 Intel 2114 组成，则必须分成 4 组（或更多）。此时，显然就不能只用 A,10, A,15,中的一条地址线作为组控制线，而必须经过译码才能完成。可以采用全译码方式，也可采用部分译码方式，如图 所示。,93,94,其中，,A,0,A,9,作为,片内寻址,，用,A,10,、,A,11,经过译码,作为,组选择,，则其,地址分布,为：,第一组：,0000 03FFH,；,第二组：,0400 07FFH,；,第三组：,0800 0BFFH,；,第四组：,0C00 0FFFH,；,95,但是，实际上不论,A,15,A,12,为何值，仍然可以选中这几组。所以每一组仍然有,16K,的地址重叠区（每一组占有,16K,地址，地址线的最高,4,位，即,A,12,A,15,，由,0,变到,F,都是重叠的范围）。,这种用高位地址中的几位经过译码作为选片控制，称为部分译码方式。,96,显然，也可以用,A,10,A,15,中的任两条线组成译码器，作为组控制。例如用,A,14,、,A,15,，来代替,A,10,和,A,11,，则地址分布就变为：,第一组：0000 03FFH；,第二组：4000 43FFH；,第三组：8000 83FFH；,第四组：C000 C3FFH；,97,实际上这时相当于把 64K 内存地址分成 4 块，前 16K 都选中第 1 组最后 16K 选中第 4 组。总之，CPU 的 16 条地址线可寻址 64K，所以，只要存储器芯片的容量小于 64K 字节，就仍然要由多个存储器芯片组成 64K 字节的存储体。在组成存储体时，可根据所选用芯片的字数进行分组。,98,其中，有一部分地址线（通常是用低位）连到所有片，实现片内寻址；对于其余的地址线，或单独选用（线选），或组成译码器（部分译码或全译码），用其输出来控制存储器芯片的选片端（当然实际的选片信号还要考虑 CPU 的控制信号，例如 8086 的 MIO*等），以实现组的寻址。在连接时要注意他们的地址分布的重叠区。,99,通常，在微型机系统的内存储器中，总会有相当容量的 ROM。他们的地址必须与 RAM 一起考虑，分别给他们一定的地址分配（范围）。图 715 是一个 8080 CPU 和由 8708（1024 8 位的存储器芯片）组成的 4KB ROM；由 Intel 2114 组成 1KB RAM 的方框图。,100,101,问题：,下图为一RAM芯片与地址译码器的连接线路，此时该 RAM芯片的地址范围为多少？其存储容量为多少？,A /Y0,B /Y1,C /Y2,/Y3,/Y4,/G2B /Y5,/G2A /Y6,G1 /Y7,RAM,/CS,A14,A15,A16,A17,A18,A19,102,答案：98000H9FFFFH.32KB,103,4. 存储芯片的读写控制,芯片OE*与系统的读命令线相连,当芯片被选中、且读命令有效时，存储芯片将开放并驱动数据到总线,芯片WE*与系统的写命令线相连,当芯片被选中、且写命令有效时，允许总线数据写入存储芯片,104,存储芯片与CPU的配合,存储芯片与,CPU,总线的连接，还有两个很重要的问题：,CPU,的总线负载能力,CPU,能否带动总线上包括存储器在内的连接器件,存储芯片与,CPU,总线时序的配合,CPU,能否与存储器的存取速度相配合,105,1. 总线驱动,CPU,的总线驱动能力有限,单向传送的地址和控制总线，可采用三态锁存器和三态单向驱动器等来加以锁存和驱动,双向传送的数据总线，可以采用三态双向驱动器来加以驱动,106,2. 时序配合,分析存储器的存取速度是否满足,CPU,总线时序的要求,如果不能满足：,考虑更换芯片,总线周期中插入等待状态,T,W,切记：时序配合是连接中的难点,107,教学要求,1.,了解各类半导体存储器的应用特点；,2.,熟悉半导体存储器芯片的结构；,3.,掌握典型芯片的引脚功能；,4.,理解SRAM读写原理、DRAM读写和刷新原理、EPROM和EEPROM工作方式,108,第9章教学要求,（续）,5.,掌握存储芯片与CPU连接的方法，特别是片选端的处理；,6.,了解存储芯片与CPU连接的总线驱动和时序配合问题。,习题,109,实验 SRAM实验,参考实验指导书,提示,110,32K8的SRAM芯片62256,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16,17,18,19,20,21,22,23,24,25,26,27,28,A14,A12,A7,A6,A5,A4,A3,A2,A1,A0,D0,D1,D2,GND,D3,D4,D5,D6,D7,CS,A10,OE,A11,A9,A8,A13,WE,Vcc,62256引脚图,A14,A13,A12,A11,A10,A9,A8,A7,A6,A5,A4,A3,A2,A1,A0,OE,CS,WE,D7,D6,D5,D4,D3,D2,D1,D0,62256逻辑图,111,SRAM 2114的功能,工作方式,CS*,WE*,I/O4I/O1,未选中,读操作,写操作,1,0,0,1,0,高阻,输出,输入,112,SRAM 6264的功能,工作方式,CS1*,CS2,WE*,OE*,D7D0,未选中,未选中,读操作,写操作,1,0,0,0,1,1,1,0,0,1,高阻,高阻,输出,输入,113,EPROM 2716的功能,工作方式,CE*/PGM,OE*,V,CC,V,PP,DO,7,DO,0,待用,1,5V,5V,高阻,读出,0,0,5V,5V,输出,读出禁止,0,1,5V,5V,高阻,编程写入,正脉冲,1,5V,25V,输入,编程校验,0,0,5V,25V,输出,编程禁止,0,1,5V,25V,高阻,114,EPROM 2764的功能,工作方式,CE*,OE*,PGM*,A,9,V,PP,DO,7,DO,0,读出,0,0,1,5V,输出,读出禁止,0,1,1,5V,高阻,待用,1,5V,高阻,Intel标识,0,0,12V,1,5V,输出编码,标准编程,0,1,负脉冲,25V,输入,Intel编程,0,1,负脉冲,25V,输入,编程校验,0,0,1,25V,输出,编程禁止,1,25V,高阻,115,EEPROM 2817A的功能,工作方式,CE*,OE*,WE*,RDY/BUSY*,I/O,7,I/O,0,读出,维持,字节写入,0,1,0,0,1,1,0,高阻,高阻,0,输出,高阻,输入,116,EEPROM 2864A的功能,工作方式,CE*,OE*,WE*,I/O,7,I/O,0,读出,维持,写入,数据查询,0,1,0,0,0,1,0,1,负脉冲,1,输出,高阻,输入,输出,117,门电路译码,A1,A0,F0 F1 F2 F3,A,19,A,18,A,17,A,16,A,15,（b）,（a）,A,0,Y0,Y1,Y,118,译码器74LS138,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16,A,B,C,E1,E2,E3,Y7,GND,Y6,Y5,Y4,Y3,Y2,Y1,Y0,Vcc,74LS138引脚图,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7,E3,E2,E1,C,B,A,74LS138原理图,功能,连接,119,74LS138连接示例,E3,E2,E1,C,B,A,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7,74LS138,5V,A19,A18,A17,A16,A15,120,74LS138功能表,片选输入,编码输入,输出,E3 E2* E1*,C B A,Y7* Y0*,1 0 0,0 0 0,11111110（仅Y0*有效）,0 0 1,11111101（仅Y1*有效）,0 1 0,11111011（仅Y2*有效）,0 1 1,11110111（仅Y3*有效）,1 0 0,11101111（仅Y4*有效）,1 0 1,11011111（仅Y5*有效）,1 1 0,10111111（仅Y6*有效）,1 1 1,01111111（仅Y7*有效）,非上述情况,11111111（全无效）,121,