第5章 TMS320F2812片内外设模块

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第三级,第四级,第五级,第二级,*,DSP,原理与应用技术,第5章 TNS320F2812片内外设模块,F2812,主要的外设模块有：,（,1,）事件管理模块,EVA/EVB,（,2,）串行通信模块,SCI,（,3,）,串行外设接口,SPI,（,4,）,eCAN,总线模块,（,5,）多通道缓冲串行接口,McBSP,（,6,）模数转换器,ADC,第,5,章,TMS320F2812,片内外设模块,5.1.1,通用定时器,5.1.2,脉宽调制电路,PWM,5.1.3,捕获单元,5.1.4,事件管理器模块的中断,5.1.5,应用事件管理器产生,PWM,第,5.1,节 事件管理器（,EV-Event Manager,）,F2812,提供了,2,个结构和功能相同的事件管理器,EVA,和,EVB,模块，具有强大的控制功能，特别在运动控制和电机控制领域。,每个事件管理器模块都包含：,(1),通用定时器,(General-Purpose timers),(2),全比较,/PWM,单元,(Full-compare units),(3),捕获单元,(Capture Unit),(4),正交编码脉冲电路,(,Quadrature,-encode Pulse Circuit),通过一个三相逆变桥来满足功率管的互补控制，同时还可以提供,2,个非互补的,PWM,信号。,第,5.1,节 事件管理器（,EV,）,PWM Circuits,PWM Circuits,PWM Circuits,Output Logic,Output Logic,Output Logic,GP Timer 1 Compare,GP Timer 1,GP Timer 2 Compare,GP Timer 2,Compare Unit 1,Compare Unit 2,Compare Unit 3,Capture Units,MUX,Output Logic,Output Logic,EV Control Registers / Logic,Reset,PIE,TCLKINA / TDIRA,/,2,ADC Start,Data Bus,QEP,Circuit,CLK,DIR,T1PWM_T1CMP,T2PWM_T2CMP,PWM1,PWM2,PWM3,PWM4,PWM5,PWM6,CAP1/QEP1,CAP2/QEP2,CAP3/QEPI1,事件管理器功能框图,(EVA),PWM Circuits,PWM Circuits,PWM Circuits,Output Logic,Output Logic,Output Logic,GP Timer 1 Compare,GP Timer 1,GP Timer 2 Compare,GP Timer 2,Compare Unit 1,Compare Unit 2,Compare Unit 3,Capture Units,MUX,Output Logic,Output Logic,EV Control Registers / Logic,Reset,PIE,TCLKINA / TDIRA,/,2,ADC Start,Data Bus,QEP,Circuit,CLK,DIR,T1PWM_T1CMP,T2PWM_T2CMP,PWM1,PWM2,PWM3,PWM4,PWM5,PWM6,CAP1/QEP1,CAP2/QEP2,CAP3/QEPI1,定时器,1,比较器,通用定时器,1,通用定时器,2,定时器,2,比较器,全比较单元,1,，,2,，,3,捕获单元,正交编码电路,A,A,A,A,EV,模块,EVA,EVB,模块,信号,模块,信号,通用,定时器,通用定时器,1,通用定时器,2,T1PWM/T1CMP T2PWM/T2CMP,通用定时器,3,通用定时器,4,T3PWM/T3CMPT4PWM/T4CMP,比较单元,比较器,1,比较器,2,比较器,3,PWM1/2 PWM3/4 PWM5/6,比较器,4,比较器,5,比较器,6,PWM7/8,PWM9/10,PWM11/12,捕获单元,捕获器,1,捕获器,2,捕获器,3,CAP1,CAP 2,CAP3,捕获器,4,捕获器,5,捕获器,6,CAP4,CAP5,CAP6,正交编码脉冲电路,QEP,QEP,QEP1,QEP2,QEPI1,QEP,QEP4,QEP5,QEPI2,外部定,时器输入,定时器方向,外部时钟,TDIRA,TCLKINA,定时器方向,外部时钟,TDIRB,TCLKINB,EVA,和,EVB,模块信号引脚,F2812,EVA,和,EVB,模块信号引脚,EV,模块,EVA,EVB,模块,信号,模块,信号,触发比较器输出的外部输入,比较器,C1TRIP,C2TRIP,C3TRIP,C4TRIP,C5TRIP,C6TRIP,外部定时器,-,比较触发输入,T1CTRIP*,T2CTRIP,T3CTRIP*,T4CTRIP,功率模块保护中断输入,PDPINTA*,PDPINTB*,外部,ADC SOC,触发输入,EVASOC,EVBSOC,F2812,5.1.1,通用定时器,（,General purpose timers,）,每个事件管理模块都有,2,个通用定时器,EVA,包含,GP Timer1,和,GP Timer2,EVB,包含,GP Timer3,和,GPTimer,4,这些定时器可独立使用，功能：,（,1,）,在控制系统中产生采样周期；,（,2,）,为捕获单元和正交编码脉冲电路提供时基,（,3,）为比较单元和,PWM,产生电路提供时基。,1.,通用定时器的结构特点,作用：,（,1,）定时,（,2,）产生,PWM,波形,（,3,）为其它模块提供时钟,5.1.1,通用定时器（,General purpose timers,）,GP,定时器模块的结构如图,5-1-3,，包括：,1,个,16,位可读,/,写、可增,/,减的定时器计数器,TxCNT,(x=1,2,3,4,）,1,个,16,位可读,/,写定时器比较寄存器,TxCMPR,(,双缓冲,),；,1,个,16,位可读,/,写定时器周期寄存器,TxPR,（双缓冲）；,1,个,16,位可读,/,写定时器控制寄存器,TxCON,；,1,个通用定时器比较输出引脚,TxCMP,；,5.1.1,通用定时器（,General purpose timers,）,用于内部和外部时钟输入的可编程定标器,用于,4,个可屏蔽中断（上溢、下溢、比较和周期中断）的控制和中断逻辑，,可选择计数方向的输入引脚,TDIRx,（当使用定向增、减计数模式时，用来选择是递增还是递减）。,通用定时器功能框图如下：,5.1.1,通用定时器（,General purpose timers,）,CPU,内部高速外设时钟,外部时钟,150MHz/4=37.50MHz,计数方向,当,T1CN,与,T1CMPR,相等时产生比较匹配事件,当,T1CN,与,T1PR,相等时产生周期匹配事件,EVA,寄存器组,全局定时器控制寄存器,A,定时器,1,计数寄存器,定时器,1,比较寄存器,定时器,1,周期寄存器,定时器,1,控制寄存器,定时器,2,计数寄存器,定时器,2,比较寄存器,定时器,2,周期寄存器,定时器,2,控制寄存器,扩展控制寄存器,A,定时寄存器,EVA,寄存器组,比较动作控制寄存器,A,比较控制寄存器,A,死区定时器控制寄存器,A,比较寄存器,1,比较寄存器,2,比较寄存器,3,比较寄存器,EVA,寄存器组,捕获寄存器,捕获控制寄存器,A,两级深度捕获,FIFO,堆栈,1,捕获,FIFO,状态寄存器,A,两级深度捕获,FIFO,堆栈,2,两级深度捕获,FIFO,堆栈,3,捕获,FIFO,堆栈,1,的栈底寄存器,捕获,FIFO,堆栈,2,的栈底寄存器,捕获,FIFO,堆栈,3,的栈底寄存器,EVA,寄存器组,中断寄存器,中断屏蔽寄存器,A,中断屏蔽寄存器,B,中断屏蔽寄存器,C,中断标志寄存器,C,中断标志寄存器,B,中断标志寄存器,A,2.,通用定时器的寄存器,（,1,）通用定时器 控制寄存器,T1CON/ T2CON,选择,4,种计数模式的一种,使用内部还是外部时钟,确定输入时钟使用的预定标参数,确定比较寄存器重新装载的条件,使能或禁止通用定时器,使能或禁止通用定时器的比较操作,定时器,2,或,1,的周期寄存器,定时器,4,或,3,的周期寄存器,（,1,）通用定时器 控制寄存器,T1CON/ T2CON,Free,Soft,Reserved,TMODE1,TMODE0,TPS2,TPS1,TPS0,T2SWT1/,T4SWT3,TENABLE,TCLKS1,TCLKS0,TCLD1,TCLD0,TECMPR,SELT1PR/,SELT3PR,D15 D14 D13 D12 D11 D10 D9 D8,D7 D6 D5 D4 D3 D2 D1 D0,通用定时器控制寄存器,TxCON,计数模式选择,(count mode selection),00,停止、保持,01,连续增、减计数模式,10,连续增计数模式,11,定向递增、减计数模式,定时器使能控制位,timer enable,0,禁止定时器操作,1,使能定时器操作,定时器比较使能位,timer compare enable,0,禁止定时器比较操作,1,使能定时器比较操作,(2),全局通用定时器 控制寄存器,GPTCONA/B,确定通用定时器实现具体任务需采取的操作方式，并指明计数方向,Reserved,T2STAT,T1STAT,T2CTRIPE,T1CTRIPE,T2TOADC,T1TOADC,T1TOADC,TCMPOE,T2CMPOE,T1CMPOE,T2PIN,T1PIN,D15 D14 D13 D12 D11 D10 D9 D8,R-0,R-1,R-1,R/W-1,R/W-1,R/W-0,R/W-0,D7 D6 D5 D4 D3 D2 D1 D0,R/W-0,R/W-0,R/W-0,R/W-0,R/W-0,R/W-0,通用定时器,A,控制寄存器,GPTCONA,通用定时器,1,的状态,0,递减计数,1,递增计数,通用定时器,2,的状态,0,递减计数,1,递增计数,通用定时器,1,比较输出的极性选择位,00,强制低,01,低有效,10,高有效,11,强制高,(2),全局通用定时器 控制寄存器,GPTCONA/B,Reserved,T4STAT,T3STAT,T4CTRIPE,T3CTRIPE,T4TOADC,T3TOADC,T3TOADC,TCMPOE,T4CMPOE,T3CMPOE,T4PIN,T3PIN,D15 D14 D13 D12 D11 D10 D9 D8,R-0,R-1,R-1,R/W-1,R/W-1,R/W-0,R/W-0,D7 D6 D5 D4 D3 D2 D1 D0,R/W-0,R/W-0,R/W-0,R/W-0,R/W-0,R/W-0,通用定时器,B,控制寄存器,GPTCONB,（,3,）通用定时器比较寄存器,TxCMPR,比较寄存器中的值与通用定时器的计数值进行比较，当比较匹配时，产生：,由,GPTCONA/B,位的设置决定相关的比较输出信号发生跳变；,相应的中断标志被置位；,若中断没有被屏蔽，则产生一个外设中断请求。,通过设置,TxCON,的相关位，可以使能或禁止比较操作。无论在哪种定时器工作模式（包括,QEP,模式），比较和输出均可被使能或禁止。,TxCMPR,D15 D0,定时器比较寄存器,x = 1, 2, 3, 4,R/W-x,（,4,）通用定时器 周期寄存器,TxPR,周期寄存器的值决定定时器的定时周期。,当周期定时器的值与计数器的值匹配时，根据计数器的计数模式，通用定时器复位为,0,或递减计数。,定时器比较寄存器,x = 1, 2, 3, 4,TxCMPR,R/W-x,D15 D0,3.,通用定时器的工作方式,1.,内部高速外设时钟,HSPCLK,2.,外部时钟,TCLKINA/B,3.,方向输入,TDIRA/B,4.,复位信号,RESET,输入,输出,1.,比较输出,TxCMP,2.,ADC,转换启动信号,3.,提供上溢、下溢、比较匹配和周期匹配信号,4.,计数方向标识位,定时器的,4,种操作模式：,（由寄存器,TxCON,的,TMODE1,（,D12,）、,TMODE0 (D11),定义）,停止,/,保持模式,连续增,/,减计数模式。,连续增计数模式,定向增,/,减计数模式,计数模式选择,TMODE1,、,TMODE0,00,停止、保持,01,连续增、减计数模式,10,连续增计数模式,11,定向递增、减计数模式,3.,通用定时器的工作方式,（,1,）停止,/,保持模式,通用定时器的操作停止并保持当前状态，定时器的计数器、比较输出和预定标计数器均保持不变,（,2,）连续递增计数模式,通用定时器按照预定标的输入时钟计数，当计数器的值与周期寄存器的值匹配时，在下一个输入时钟的上升沿，通用计数器复位为,0,，并开始另一个计数周期。计数器的初值可以为,0,FFFFH,中的任一个,3.,通用定时器的工作方式,(TxPR+1),ts,周期寄存器,TxPR,=3,TxCON,D6=1,使能定时操作,TxPR,=2,3.,通用定时器的工作方式,(3),定向增,/,减计数模式,通用定时器在定标的输入时钟,上升沿,开始计数，计数方向由输入引脚,TDIRA/B,确定：,引脚为高时，递增计数，与连续增计数模式相同；,引脚为低时，递减计数，从初值递减直到为,0,，此时若,TDIRA/B,引脚仍为低，计数器将重新载入周期寄存器的值，并继续计数。,3.,通用定时器的工作方式,上溢中断,通用定时器,2,的状态,0,递减计数,1,递增计数,TxPR,=3,TxCON,D6=1,使能定时操作,采样到,TDIRA,变为低电平，则完成一个计数周期后，改变计数方向,（,4,）,连续增,/,减计数模式。,这种模式与定向增,/,减计数模式基本相同。区别是：,计数方向不再受引脚,TDIRA/B,的控制，而是在计数值达到周期寄存器的值时或,FFFFH,（初值大于周期寄存器的值）时，才从增计数变为减计数，而在计数值为,0,时，从减计数变为增计数。,3.,通用定时器的工作方式,3.,通用定时器的工作方式,4.,通用定时器的比较操作,每个通用定时器都有一个相应的比较寄存器,TxCMPR,和一个,PWM,输出引脚,TxPWM,。通用定时器的值总是与相应的比较寄存器的值进行比较，当二者相等时，就产生比较匹配事件。,通过将,TxCON,的,TECMPR,=1,（,D1,位）来使能比较操作。,目的：,产生,PWM,，通用定时器可提供,4,个,PWM,输出,TxPWM,。,在连续增,/,减计数模式时，产生对称波形；,在连续增计数模式时，产生非对称波形。,PWM,输出受以下事件的影响：,计数开始前，输出引脚,TxPWM,保持无效。,第一次匹配发生后，,TxPWM,跳变为有效状态，同时产生触发。,4.,通用定时器的比较操作,若定时器工作在连续增计数模式，则在周期匹配时,TxPWM,跳变为无效状态，并一直保持到下一个周期的比较匹配发生。,若工作在连续增,/,减计数模式，则在第二次比较匹配时,TxPWM,变为无效状态，并一直保持到下一个周期的比较匹配发生。,4.,通用定时器的比较操作,如果比较值在一个周期开始时为,0,，则在整个周期,PWM,输出都为有效状态；如果下一周期比较值仍为,0,，则,PWM,输出将不再改变，继续保持有效；如果比较值大于或等于周期值，则在整个周期,PWM,输出为无效状态，直到比较值小于周期值并发生匹配，,PWM,输出才发生跳变,4.,通用定时器的比较操作,（,1,）,PWM,引脚的电平跳变,PWM,引脚的电平跳变由一个非对称或对称的波形发生器和相关的输出控制逻辑控制，,PWM,的输出与下列设置有关,GPTCONA/B,寄存器中的极性选择位设置,定时器的计数操作模式,当选择连续递增、减模式时的计数方向,根据所选择的计数模式，,PWM,波形发生器可以产生对称或非对称的,PWM,输出波形。,通用定时器,2,比较输出的极性选择位,T2PIN T1PIN,0 0,强制低,0 1,低有效,1 0,高有效,1 1,强制高,4.,通用定时器的比较操作,（,2,）非对称和对称波形发生器,非对称和对称波形发生器在通用定时器所处计数模式的基础上产生一个非对称或对称的,PWM,波形。,（,1,）非对称波形的产生,当通用定时器工作在连续递增模式（模式,2,），可以产生非对称,PWM,波形。,波形发生器的输出由以下情况确定（假设,PWM,输出为高电平有效）：,计数操作开始前为,0,（低电平）,保持不变直到比较匹配发生,（,TxCNT,TxCMPR,）,在比较匹配时切换输出状态为,1,（高电平有效）（,TxCNT,=,TxCMPR,）,直到当前计数周期结束，输出电平保持不变（,TxCNT,=,TxPR,）,如果下一周期新的比较寄存器的值不是,0,，则在匹配周期结束后复位为,0,非对称,PWM,波形,计数器的值,TxPR,的值,TxCMPR,的值,TxPWM,/,TxCMP,Pin,(active high),高电平有效,Caused by Period match,周期匹配事件,(toggle output in Asym mode only),Caused by Compare match,比较匹配事件,T,PWM,在一个周期内波形不对称,占空比,定时器周期寄存器,定时器比较寄存器,非对称,PWM,波形,对称,PWM,波形的产生,（,2,）对称,PWM,波形的产生,当通用定时器工作在连续递增,/,减计数模式（模式,4,），可以产生对称的,PWM,波形,波形发生器的输出由以下情况确定（假设,PWM,输出为高电平有效）：,计数操作开始前为,0,（低电平）,保持不变直到第,1,次比较匹配发生,第,1,次比较匹配时，切换输出为高电平,保持不变直到第,2,次比较匹配,第,2,次比较匹配时，再次切换输出为低电平,保持不变直到周期结束,对称,PWM,波形的产生,Counter,Compare,Period,T,PWM,在一个周期内,波形对称,占空比,TxPWM,/,TxCMP,Pin,(active high),高电平有效,对称,PWM,波形的产生,脉宽调制（,PWM,）技术,脉宽调制计数的核心是产生,周期不变,而,脉宽可调,的信号。,一个,PWM,信号是一串脉冲宽度变化的序列，这些脉冲平均分布在一段定长的周期中，在每个周期中有一个脉冲。,这个定长的周期被称为,PWM,周期，其倒数称为,PWM,频率。,5.1.2,脉宽调制电路,在电机控制系统中，通过功率器件将所需的电流和能量送到电机绕组中，而,PWM,信号就是用来控制功率器件的开启和关断时间的。,通常将,2,个功率器件（,1,个正相导通，,1,个负相导通）串联到起来为一相。为了避免击穿，要求这两个功率器件的开启时间不能相同。,死区就是为了使这两个器件的开启存在一定的时间间隔（死区时间）而设置的。,5.1.2,脉宽调制电路,5.1.2,脉宽调制电路,每一个事件管理器可以同时产生,8,路,PWM,信号，包括：,由通用定时器的比较操作产生的,2,路,独立的,PWM,信号（,P139,内容）。,6,路,由完全比较单元产生的带有可编程死区的,PWM,信号,EVA,比较单元寄存器,比较动作控制寄存器,A,比较控制寄存器,A,死区定时器控制寄存器,A,比较寄存器,1,比较寄存器,2,比较寄存器,3,比较寄存器,比较动作控制寄存器,B,比较控制寄存器,B,死区定时器控制寄存器,B,比较寄存器,4,比较寄存器,5,比较寄存器,6,EVB,比较单元寄存器,1.,全比较,/PWM,单元,每个事件管理器模块（,EVA,和,EVB,）均包含,3,个全比较单元，分别称作全比较单元,1,、,2,、,3,（,EVA,）和全比较单元,4,、,5,、,6,（,EVB,）,每个全比较单元控制,2,个,PWM,输出,全比较单元框图如下,5.1.2,脉宽调制电路,Compare Unit Block Diagram,Compare Unit Block Diagram,以,EVA,比较寄存器,1,为例,T1CNT,定时器,1,的计数器,CMPR1,全比较寄存器,比较逻辑,输出逻辑,PWM,电路,ACTR,比较操作控制寄存器,2. PWM,电路结构,EVA,模块的,PWM,电路主要包括四个功能单元：,非对称,/,对称波形发生器,可编程死区单元,输出逻辑,空间矢量（,SV-Space Vector,）,PWM,状态机,5.1.2,脉宽调制电路,5.1.2,脉宽调制电路,图,5-1-9 PWM,电路框图,对称,/,非对称,波形发生器,死区,单元,输出,逻辑,SVPWM,状态机,5.1.2,脉宽调制电路,图,5-1-9 PWM,电路框图,DBTCONA,死区定时,控制寄存器,ACTRA,完全比较方式,控制寄存器,ACTRA,的,D15D12,3.,死区的产生,to motor phase,supply rail,互补的,PWM,开关信号,晶体管导通比截止快,同时导通的瞬间,-,短路,可编程死区模块,(EVA),PHx,DT,死区,Clock,DTPH,x,非对称,PWM,DTPH,x_,4-bit,Counter,ENA,reset,HSPCLK,comparator,DTPH,x,DTPH,x_,PH,x,DT,edge,detect,Prescaler,DBTCONA . 4 - 2,4-bit period,DBTCONA . 11 - 8,来自波形发生器,/,SV,状态机,边沿检测,DBTCONx,死区控制,寄存器,高速外设时钟,预定标,计数器,DBTCONx,死区控制,寄存器,比较逻辑,3.,相关的寄存器,每个,EV,模块有：,1,个,16,位可读写的比较控制寄存器,COMCONA/B,，控制全比较单元的操作；,1,个,16,位的比较方式控制寄存器,ACTRA/B,（各带一个影子寄存器）。控制,PWM,输出引脚的输出方式。,1,个,16,位可读写的死区控制寄存器,DBTCONA/B,，对死区进行编程操作；,（,1,）,比较控制寄存器,COMCONA/B,是否使能比较操作,是否使能比较输出,是否使能空间矢量,PWM,模式,CENABLE,CLD1,CLD0,SVENABLE,ACTRLD1,ACTRD0,PDINTA,Status,FCMP3OE,FCMP2OE,FCMP1OE,Reserved,C3TRIPE,D15 D14 D13 D12 D11 D10 D9 D8,R/W-0,R/W-0,R/W-0,R/W-0,R/W-0,R/W-0,R/W-0,R-0,D7 D6 D5 D4 D3 D2 D1 D0,R/W-0,R/W-0,R/W-0,R-0,R/W-1,R/W-1,R/W-1,FCMPOE,C2TRIPE,C1TRIPE,（,2,）,比较方式控制寄存器,ACTRA/B,SVRDIR,D2,D1,D0,CMP6ACT1,D15 D14 D13 D12 D11 D10 D9 D8,R/W-0,R/W-0,R/W-0,R/W-0,R/W-0,R/W-0,R/W-0,R/W-0,CMP6ACT0,CMP5ACT1,CMP5ACT0,CMP4ACT1,CMP4ACT0,CMP3ACT1,CMP3ACT0,CMP2ACT1,CMP2ACT0,CMP1ACT1,CMP1ACT0,R/W-0,R/W-0,R/W-0,R/W-0,R/W-0,R/W-0,R/W-0,R/W-0,（,3,）死区控制寄存器,DBTCONA/B,DB Timer Enable,0 = disable,1 = enable,DB Timer,Prescaler,预定标控制位,000 = x/1100 = x/16,001 = x/2 101 = x/32,010 = x/4 110 = x/32,011 = x/8 111 = x/32 (x,为高速外设时钟频率,DB Timer Period,7,6,5,4,2,0,1,3,15,14,13,12,10,8,9,11,DBT3,DBT0,DBT1,DBT2,reserved,reserved,reserved,reserved,EDBT3,EDBT2,EDBT1,DBTPS2,DBTPS1,reserved,reserved,DBTPS0,5.1.3,捕获单元与正交编码脉冲电路,用于捕获输入引脚上的跳变,。,EV,有,6,个捕获单元，,EVA,对应,CAP1,、,CAP2,和,CAP3,；,EVB,对应,CAP4,、,CAP5,和,CAP6,。,每个捕获单元都有相应的捕获输入引脚。,捕获单元功能模块,(EVA),PWM Circuits,PWM Circuits,PWM Circuits,Output Logic,Output Logic,Output Logic,GP Timer 1 Compare,GP Timer 1,GP Timer 2 Compare,GP Timer 2,Compare Unit 1,Compare Unit 2,Compare Unit 3,Capture Units,捕获单元,MUX,QEP,Circuit,Output Logic,Output Logic,EV Control Registers / Logic,Reset,PIE,TCLKINA / TDIRA,/,2,ADC Start,Data Bus,CLK,DIR,T1PWM_T1CMP,T2PWM_T2CMP,PWM1,PWM2,PWM3,PWM4,PWM5,PWM6,CAP1,/QEP1,CAP2,/QEP2,CAP3,/QEPI1,正交编码电路,1.,捕获单元,（,1,）捕获单元模块的基本结构,EVB,模块的捕获单元与,EVA,相似，仅寄存器名称不同,EVA/B,中的每个捕获单元均具有,1,个,16,位的捕获控制寄存器,CAPCONA/B,1,个,16,位的捕获,FIFO,状态寄存器,CAPFIFOA/B,1,个,16,位,2,级深的,FIFO,堆栈和,1,个施密特触发的捕获输入引脚,CAPx,（所有的输入引脚都由,CPU,时钟同步，为了捕获到输入跳变信号，输入的当前电平必须保持两个,CPU,时钟周期。）,输入引脚,CAP1/2,，,CAP3/4,也可用作,QEP,电路的输入引脚,通用定时器,1,和,2,（,EVA,），通用定时器,3,和,4,（,EVB,）可选择作为捕获单元时基。,EVA,模块的,CAP1/2,必须共用一个定时器（,1,或,2,），,CAP3,单独使用一个定时器 （,2,或,1,）；,EVB,模块的,CAP4/5,必须共用一个定时器（,3,或,4,），,CAP6,单独使用一个定时器（,4,或,3,）。,捕获单元功能框图,(EVA),Can latch on:,rising edge,falling edge,both,TTL Signal,min. valid width:,2 CPUCLK lo,2 CPUCLK hi,GP Timer 1,Counter,T1CNT . 15 - 0,Edge,Detect,CAP3TOADC,CAP1,2,3,MUX,GP Timer 2,Counter,T2CNT . 15 - 0,CAPCONA . 10 - 9,Enable,CAPCONA . 14 -12,2-Level Deep,FIFO,/,3,.,CAPCONA . 8,Edge Select,CAPCONA . 7 - 2,CAPCONA . 15,CAPRESET,ADC Start,(CAP 3),CAPFIFOA . 13 - 8,CAPxFIFO,Status,RS,边缘,检测,TICNT,通用,定时器,1,计数器,T2CNT,通用,定时器,2,计数器,（,2),捕获单元的工作原理,捕获单元被使能后，当输入引脚,CAPx,上有一个跳变（由,CAPCONA/B,指定是检测上升沿还是下降沿）时，就将所选通用定时器的当前计数值装入到相应的,FIFO,栈；同时，相应的中断标志被置位，如果该中断未被屏蔽，就产生一个外部中断请求。整个过程被称为发生了捕获事件。,每发生一次捕获事件，新的计数值就将存入,FIFO,对列，,CAPFIFO,寄存器中相应的状态位可自动调整以反映,FIFO,对列的新状态。,用户可采用两种方法检测捕获事件，读取捕获事件发生时定时事情的计数值。,中断方式：捕获事件发生所产生的外部中断请求，使,CPU,进入中断服务程序，在中断服务程序中从相应捕获单元的,FIFO,栈内读取捕获到的计数值。,查询方式：通过查询中断标志位和,FIFO,栈的状态来确定是否发生了捕获事件。若已经发生了捕获事件，就可以从相应捕获单元的,FIFO,栈内读取捕获到的计数值。,为了能使捕获单元能够正常工作，必须进行以下设置：,初始化,CAPFIFOx,（,x=A,或,B,），清除相应的状态位；,设置所有的通用定时器的工作模式；,若需要，设置相关的定时器比较寄存器或周期寄存器；,设置捕获控制寄存器,CAPCONx,。,捕获单元的操作由,4,个,16,位的控制寄存器（,CAPCONA/B,和,CAPFIFOA/B,）控制。,由于捕获单元的时基由定时器提供，因此也将用到定时器控制寄存器（,TxCON,）。,捕促单元控制寄存器,CAPCONA/B,CAPRES,CAP12EN,CAP3EN,Reserved,D15 D14 D13 D12 D11 D10 D9 D8,R/W-0,R/W-0,R/W-0,R/W-0,R/W-0,R/W-0,R/W-0,D7 D6 D5 D4 D3 D2 D1 D0,CAP3TSEL,CAP12TSEL,CAP3TOADC,CAP1EDGE,CAP2EDGE,CAP3EDGE,Reserved,R/W-0,R/W-0,R/W-0,R/W-0,捕获单元,1,和,2,使能位,00,禁止捕获单元，,FIFO,内容不变,01,使能捕获单元,1,和,2,1x,保留,捕促单元,FIFO,状态寄存器,CAPFIFOA/B,Reserved,CAP3FIFO,CAP2FIFO,CAP1FIFO,D15 D14 D13 D12 D11 D10 D9 D8 D7 D0,R/W-0,R/W-0,R/W-0,R/W-0,R/W-0,Reserved,（,3,）捕获单元,FIFO,堆栈,每个捕获单元都有一个专用的,2,级深度的,FIFO,堆栈，称为顶部栈和底部栈。,顶部栈包括寄存器,CAP1FIFOCAP6FIFO,底部栈包括寄存器,CAP1BOTCAP6BOT,所有,FIFO,堆栈的栈顶寄存器都是只读寄存器，存放着相应捕获单元捕获到的旧计数值，因此读取捕获单元,FIFO,堆栈时总是返回堆栈中最早的计数值。,当位于,FIFO,栈顶寄存器中的旧值被读取时后，栈底寄存器中如果有新的计数值，那么栈底的计数值将被自动压入栈顶寄存器。,第一次捕获：,当捕获单元的输入引脚,CAP1,出现一次设定的跳变时，选定的通用定时器的计数值被记录下来。,此时如果捕获堆栈是空的，这个计数值就被写入,FIFO,堆栈的栈顶寄存器,CAP1FIFO,，同时,CAPFIFOA,寄存器中的状态位,D9D8,被置为,01,如果在下一次捕获操作前,CPU,对,FIFO,堆栈进行了读操作，,CAPFIFOA,寄存器中的状态位,D9D8,被复位为,00,第二次捕获：,如果在上一次捕获的计数值被读取之前，又产生了另一次捕获事件，那么新捕获到的计数值被保存到栈底寄存器,CAP1BOT,， 同时,CAPFIFOA,寄存器中的状态位,D9D8,被置为,10,如果在下一次捕获操作前,CPU,对,FIFO,堆栈进行了读操作， 那么栈顶寄存器,CAP1FIFO,中的旧值被读取，且栈底寄存器,CAP1BOT,中的 新值计数值被压入栈顶寄存器,CAP1FIFO,，同时,CAPFIFOA,寄存器中的状态位,D9D8,被复位为,01,第三次捕获：,当,FIFO,堆栈中已经保存有两个计数值时，如果这是又发生了一个捕获事件，则位于栈顶寄存器,CAP1FIFO,中最早的计数值将被弹出堆栈并被丢弃,栈底寄存器,CAP1BOT,中的值将被压入到栈顶寄存器,CAP1FIFO,中,新捕获的到计数值被压入栈底寄存器中，同时,CAPFIFOA,寄存器中的状态位,D9D8,被复位为,11,，,以表明有一个或多个旧的捕获值已被丢弃。,CAP1FIFO,CAP1BOT,16,位,FIFO,堆栈,Reserved,CAP3FIFO,CAP2FIFO,CAP1FIFO,D15 D14 D13 D12 D11 D10 D9 D8 D7 D0,R/W-0,R/W-0,R/W-0,R/W-0,R/W-0,Reserved,FIFO,状态寄存器,CAPFIFOA,当捕获单元的输入引脚,CAP1,出现一次设定的跳变时，选定的通用定时器的计数值被记录下来。,1234H,0 1,1234H,如果在下一次捕获操作前,CPU,对,FIFO,堆栈进行了读操作，,CAPFIFOA,寄存器中的状态位,D9D8,被复位为,00,。,0 0,0 0,2.,正交编码脉冲（,QEP,）电路,正交编码脉冲（,QEP,）是两个频率变化且正交的脉冲（相位差,90,度，即,1/4,个周期）。,每个,EV,模块都有一个,QEP,电路，如果,QEP,电路被使能，可以对,CAP1/QEP1,和,CAP2/QEP2,或,CAP4/QEP3,和,CAP5/QEP4,引脚上的正交编码脉冲进行解码和计数。,应用：,QEP,电路可用于连接一个光电编码器以获得旋转机器的位置和速率等信息。,光电编码器及其输出脉冲,角度间隔空隙,一对光电传感器，,相位差为,/4,LED,光源,shaft rotation,Ch. A,Ch. B,Quadrature Output from Photo Sensors,/4,Incremental Optical Encoder,(1) QEP,电路的结构特性,EVA,的,QEP,电路方框图,捕获单元,1,和,2,使能位,00,禁止捕获单元，,FIFO,内容不变,01,使能捕获单元,1,和,2,1x,保留,输入预定标因子,000 x/1, 100 x/16,001 x/2, 101 x/32,110 x/4, 110 x/64,011 x/8, 111 x/128,QEP,解码逻辑,方向,CLK,GPT2,方向,预定标器,通用定时器,2,(2)QEP,电路的工作方式,QEP,检测电路用来检测两个输入序列中的哪一个是先导序列，从而产生方向信号作为所选定时器的方向输入。,如果,CAP1/QEP1,（,EVB,模块是,CAP4/QEP3,）引脚的脉冲输入是先导序列（上升沿比另一个早,1/4,周期），则定时器进行增计数；反之，若,CAP2/QEP2,（,EVB,模块是,CAP5/QEP4,）引脚的脉冲输入是先导序列，则定时器进行减计数。,同时，,QEP,电路对这两个正交脉冲输入信号的上升沿和下降沿都进行计数，以此产生的时钟频率,CLK,是每个输入序列的,4,倍，这个,4,倍频的,CLK,就作为定时器,2,或,4,的输入时钟。,4,倍,方向改变,如何通过正交信号来决定位置,?,Ch. A,Ch. B,(,00,),(,11,),(,10,),(,01,),(A,B) =,00,01,11,10,Quadrature,Decoder,State Machine,increment,counter,decrement,counter,Position resolution is,/4 degrees.,正向编码连接,(EVA),GP Timer 2 selected as pulse counter,Timer Prescaler bypassed (i.e. Prescale always 1),Ch. A,Ch. B,CAP1/QEP1,CAP2/QEP2,QEP,decoder,logic,GP Timer 2,CLK,DIR,.,.,Index,CAP3/QEPI,QEPIE,QEPIQUAL,谢 谢！,祝学习愉快,！,通用定时器的周期寄存器和比较寄存器都是带映像缓冲的。,在一个周期的任何时刻，都可以向这两个寄存器写入新值，实际上，新值是先被写入相应的映像寄存器中的。,对于比较寄存器，只有当,TxCON,寄存器选定的定时器事件发生时，映像寄存器中的内容才被载入工作寄存器中；,对于周期寄存器，只有当计数器寄存器,TxCNT,为,0,时，映像寄存器的值才载入到工作寄存器中。,周期寄存器和比较寄存器的双缓冲特点允许应用代码在一个周期的任意时刻更新周期寄存器和比较寄存器，从而可改变下一个定时器周期及,PWM,脉冲宽度。,通用定时器的时钟,内部,CPU,时钟或外部引脚,TCLKINA/B,上时钟。,外部时钟频率必须小于或等于,CPU,内部频率的,1/4,。,通用定时器中断,通用定时器的中断标志寄存器,EVAIFRA,、,EVAIFRB,（,p136,）、,EVBIFRA,和,EVBIFRB,中有,16,个中断标志。每个通用定时器可根据以下,4,种事件产生中断：,上溢：,定时器计数器的值达到,FFFFH,，产生上溢中断。此时标志寄存器中的,TxOFINT,位（,x=1,，,2,，,3,，,4,，下同）置,1,。,下溢：,定时器计数器的值达到,0000H,，产生下溢中断。此时,TxUFINT,置,1,。,比较匹配：,当计数器值与比较器相等时，产生比较匹配中断。此时,TxCINT,置,1,。,周期匹配：,当计数器值与周期寄存器相等时，产生周期匹配中断。,TxPINT,置,1,。（中断在,p148,）,