FPGA综合优化方法概述课件

,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,Company Logo,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,*,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,*,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,Company Logo,*,单击此处编辑母版标题样式,EDA,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,Company Logo,*,单击此处编辑母版标题样式,EDA,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,Company Logo,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,*,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,*,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,*,FPGA,设计的优化原则与方法,EDA,HeiLongJiang University,FPGA,设计中优化时序的原则与方法,总结,&,作业,MAXPLUSII,时序优化参数应用实例,时序约束与时序分析,流水线结构原理及实例,概述,提高算法速度的方法,一、概述,1.1,、概述,1.2,、提高设计速度的设计思想和技巧,逻辑复制,串并转换,布尔逻辑扩展运算,使用,EDA,工具提高工作时序,设计约束与速度优化,面积的优化,逻辑资源的共享。,lld,一、概述,1.1,概述,：,复杂的算法数字逻辑电路是由基本运算逻辑、数据流动控制逻辑和接口逻辑电路所构成的。对基本运算逻辑的深入了解是设计复杂算法逻辑系统电路结构的基本功。,虽然,EDA,工具能帮助我们自动地综合出极其复杂的组合和时序电路，并帮助我们对所设计的电路进行全面细致的验证，但,对于速度要求很高的特殊数字信号处理电路,，,其结构还是由设计者来定夺,。,为了,提高算法的运算速度,除了提高制造工艺技术外，,逻辑结构设计是最重要的环节,。而设计出结构合理的基本运算组合电路是算法逻辑结构设计的基础，只有,深入理解复杂组合电路的许多基本特点,，才有可能通过电路结构的改进来提高算法逻辑系统的基本时钟速度，为结构合理的高速复杂算法的数字逻辑系统的构成打下坚实的基础。,为了使同学们能熟练地把学过的基础知识运用到设计中去，有必要在这里把提高加法器、乘法器速度的电路结构原理和方法简单地复习一下，并把流水线设计的概念也在这一章中引入。希望同学们能灵活地把这些电路结构的基本概念应用到设计中，来提高设计的水平。,一、概述,面积和速度平衡和互换原则,“,面积,”：指一个设计所消耗的,FPGA,的逻辑资源数量。,FPGA,中的逻辑资源,也就是触发器,( FF),和查找表,(LUT),。,“,速度,”：是指设计结果在芯片上稳定运行时所能达到的最高频率,这个频率由设计的时序状况决定。与设计满足的时钟周期、,PAD to PAD Time,、建立时间、保持时间和时钟到输出延时等众多时序特征向量密切相关。,面积和速度这两个指标贯穿着,FPGA,设计的始终,是设计质量评价的终极标准。,一、概述,1.2,设计思想和技巧,1.2.1,逻辑复制,逻辑复制是一种最基本的通过增加面积改善时序条件的优化手段。这种方法最常用的场合是调整信号的扇出。当一个信号要驱动后级的许多单元时,也就是有多级扇出时,可能会出现如图,1,中左图所示的一些扇出路径的长延时。此时的解决方法就是通过信号逻辑的复制来减少路径延时,如右图所示。,lld,LE,LE,LE,LE,LE,LE,LE,LE,LE,一、概述,串并转换,串并转换是面积与速度互换思想的另一种体现。,假设,FPGA,上处理模块的处理速度最大为,100Mbits/ s,如果输入数据流的速率是,300 Mbits/ s,则明显处理模块的吞吐量不能满足要求。,在这种情况下,就应该利用“面积换速度”的思想,至少复制三个处理模块,如图,2,所示,首先将输入数据进行串并转换,然后利用这,3,个模块,并行处理,分配的数据,最后将处理结果“,并串转换,”,完成数据速率的要求。,在处理模块的两端看,数据速率是,300Mbits/ s,而在,FPGA,内部看,每个子模块处理的数据速率是,100Mbits/ s,整个设计占用了更多的芯片面积,但是实现了高速处理。,lld,一、概述,串并转换,lld,串,并,转,换,逻,辑,300Mbits/s,100Mbits/S,100Mbits/s,处理模块,100Mbits/s,处理模块,100Mbits/s,处理模块,100Mbits/S,100Mbits/S,并,串,转,换,逻,辑,一、概述,布尔逻辑扩展运算,流水线技术,8,位全加器；,带,2,级流水的,8,位全加器,时序分析对比,超前进位加法器,半加器；,1,位全加器；,4,位行波进位加法器；,加法器仿真及延迟验证（,1,）；,超前进位,4,位全加器,延迟分析，综合结果分析，对比，结论。,布尔逻辑扩展运算,行波进位加法器原理,lld,FA,S3,A3,B3,C4,FA,S2,A2,B2,C3,FA,S1,A1,B1,C2,FA,S0,A0,B0,C1,0,最大延迟路径，延迟时间计算，仿真分析结果；,加法器的工作时钟，制约系统的最高工作频率；,解决方案：超前进位加法器,布尔逻辑扩展运算,超前进位加法器,在,数字信号处理的快速运算电路,中常常用到,多位数字量的加法运算,，这时需要用到,并行加法器,。并行加法器比串行加法器快得多，电路结构也不太复杂。它的原理很容易理解。现在普遍采用的是,Carry-Look-Ahead-Adder,加法电路（也称,超前进位加法器,），只是在几个全加器的基础上增加了一个,超前进位形成逻辑,，以减少由于逐位进位信号的传递所造成的延迟。下面的逻辑图表示了一个四位二进制超前进位加法电路。,布尔逻辑扩展运算,同样道理，十六位的二进制超前进位加法电路可用四个四位二进制超前进位加法电路再加上超前进位形成逻辑来构成。同理，依次类推可以设计出,32,位和,64,位的加法电路。,不足和改进方法,不足：在实现算法时（如卷积运算和快速富里叶变换），常常用到加法运算，由于多位并行加法器是由多层组合逻辑构成，加上超前进位形成逻辑虽然减少了延迟，但还是有多级门和布线的延迟，而且随着位数的增加延迟还会积累。由于加法器的延迟，使加法器的使用频率受到限制，这是指计算的节拍（即时钟）必须要大于运算电路的延迟，只有在输出稳定后才能输入新的数进行下一次运算。如果设计的是,32,位或,64,位的加法器，延迟就会更大。,改进：为了加快计算的节拍，可以,在运算电路的组合逻辑层中加入多个寄存器组来暂存中间结果,。也就是采用数字逻辑设计中常用的,流水线,（,pipe line,） 办法，来提高运算速度，以便更有效地利用该运算电路，我们在本章的后面还要较详细地介绍流水线结构的概念和设计方法。我们也可以根据情况增加运算器的个数，以提高计算的并行度。,lld,作业,1,用原理图输入法完成四位超前进位加法器的设计及分析。,Company Logo,2.,流水线结构原理及实例,流水线技术,流水线设计是用于提高所设计系统运行速度的一种有效的方法。为了保障数据的快速传输，必须使系统运行在尽可能高的频率上，但,如果某些复杂逻辑功能的完成需要较长的延时,，就会使,系统很难运行在高的频率,上，在这种情况下，可使用,流水线技术,，即,在长延时的逻辑功能块中插入触发器,，使复杂的逻辑操作分步完成，减少每个部分的处理延时，从而使系统的运行频率得以提高。流水线设计的代价是增加了寄存器逻辑，即增加了芯片资源的耗用。,lld,流水线的设计方法已经在高性能的、需要经常进行大规模运算的系统中得到广泛的应用，如,CPU,（中央处理器）等。目前流行的,CPU,，如,intel,的奔腾处理器在,指令,的读取和执行周期中充分地运用了流水线技术以提高它们的性能。高性能的,DSP,（数字信号处理）系统也在它的构件（,building-block functions),中使用了流水线设计技术。通过加法器和乘法器等一些基本模块，本节讨论了有关流水线的一些基本概念，并对采用两种不同的设计方法：纯组合逻辑设计和流水线设计方法时,在性能和逻辑资源的利用等方面的不同进行了比较和权衡。,2.,流水线结构原理及实例,所谓流水线设计实际上就是把规模较大、层次较多的组合逻辑电路分为几个级，在每一级插入寄存器组暂存中间数据。,K,级的流水线就是从组合逻辑的输入到输出恰好有,K,个寄存器组,（分为,K,级，每一级都有一个寄存器组）上一级的输出是下一级的输入而又,无反馈的电路,。,lld,长延迟逻辑（延迟为,T,）,输入,输出,寄,存,器,T/3,寄,存,器,T/3,T/3,输入,输出,2.,流水线结构原理及实例,流水线设计需要两个时钟周期来获取第一个计算结果，而只需要一个时钟周期来获取随后的计算结果。开始时用来获取第一个计算结果的两个时钟周期被称为采用流水线设计的,首次延迟,（,latency,),。,但对于,CPLD,来说，器件的延迟如,T1,、,T2,和,T3,相对于触发器的,Tco,要长得多，并且寄存器的建立时间,Tsu,也要比器件的延迟快得多。因此流水线设计获得比同功能的组合逻辑设计更高的性能。,采用流水线设计的优势在于它能提高吞吐量（,throughput),。,首次延迟（,latency,）,（从输入到输出）最长的路径进行初始化所需要的时间总量；,吞吐延迟,执行一次重复性操作所需要的时间总量。,lld,2.,流水线结构原理及实例,流水线的延时分析,1,2,3,W,X,Z,1,2,3,W,X,Z,D,clk,D,clk,D,clk,上图时序分析：,这个组合逻辑包括两级。,第一级的延迟是,T1,和,T3,两个延迟中的最大值；,第二级的延迟等于,T2,的延迟。,为了通过这个组合逻辑得到稳定的计算结果输出，需要等待的传播延迟为：,max(T1,T2)+T3,下图时序分析：,max(max(T1,T2)+Tco,(T3+Tco),寄存器的,Tco,（触发时间）,2.,流水线结构原理及实例,lld,课堂练习,1,：,分析下面电路的首次延迟和吞吐延迟：,（假设,T1,、,T2,和,T3,具有同样的传递延迟,Tpd,。寄存器的触发时间为,Tco,）,1,2,3,W,X,Z,D,clk,D,clk,D,clk,首次延迟：,2Tpd+2Tco,吞吐延迟：,Tpd+Tco,2.,流水线结构原理及实例,例,1,、用流水线结构设计一个插入,3,级流水线的,8,位加法器，并比较其与基于组合逻辑的,8,位超前进位加法器的运行速度。,lld,四位全加器,cin,ina,inb,sum,cout,first,clk,第一级数据锁存,四位全加器,第三级数据锁存,第二级数据锁存,Cin,为低位进位输入，,ina,、,inb,为,8bit,的无符号数据，,clk,为系统时钟。第一级锁存器存储输入数据。第一级流水线进行,ina,和,inb,以及,cin,的低四位的加法运算，运算结果与高四位数据一并锁存至第二级锁存器。第二级流水线进行高四位的加法运算，并将数据锁存至第三级锁存器，第三级锁存器输出,8bit,的和,sum,及进位输出,cout,。,2.,流水线结构原理及实例,例,1,时序分析结果对比,lld,一、概述,、使用,EDA,工具提高工作时序,在将我们的设计转换成门级网表的过程当中,市场上为我们提供了许多优秀的,综合,和,布局布线工具,。,利用这些,EDA,工具,可以优化我们的设计,不管是朝着面积优先还是速度优先的方向。,EDA,工具优化设计的工作时序主要是通过给设计添加各种各样的,时序约束,时序约束可以,规范设计的时序行为,表达设计者期望满足的时序条件,。通过附加约束可以控制逻辑的综合、映射、布局和布线,以减小逻辑和布线延时,从而提高工作频率。,lld,一、概述,面积的优化,逻辑资源的共享。,例如：使用数据选择器实现加法器（运算器）的共享。,lld,三、时序约束与时序分析,静态时序分析与动态时序仿真的区别,设计中常用的时序概念,同步系统的系统时钟设计思想,3.1,静态时序分析与动态时序仿真的区别,动态时序仿真是针对给定的仿真,输入信号波形,，模拟设计在器件,实际工作时的功能和延时情况,，给出相应的仿真输出信号波形。它主要用于,验证设计在器件实际延时情况下的逻辑功能,。由动态时序仿真报告,无法得到设计的各项时序性能指标,，如最高时钟频率等。,静态时序分析则是通过,分析每个时序路径的延时,，计算出设计的,各项时序性能指标,，如最高时钟频率、建立保持时间等，发现时序违规。它仅,仅聚焦于时序性能的分析,，并不涉及设计的逻辑功能，,逻辑功能验证仍需通过仿真或其他手段（如形式验证等）进行,。静态时序分析是最常用的分析、调试时序性能的方法和工具,。,3.2,设计中常用的时序概念,概述,数字电路中,时钟是整个电路最重要、最特殊的信号。,第一,系统内大部分器件的动作都是在时钟的跳变沿上进行,这就要求时钟信号时延差要非常小,否则就可能造成时序逻辑状态出错,.,第二,时钟信号通常是系统中频率最高的信号,.,3.2,设计中常用的时序概念,第三,时钟信号通常是负载最重的信号,所以要合理分配负载。,出于这样的考虑在,FPGA,这类可编程器件内部一般都设有数量不等的专门用于系统时钟驱动的全局时钟网络。,全局时钟网络的特点是：,一、负载能力特别强,任何一个全局时钟驱动线都可以驱动芯片内部的触发器,;,二是时延差特别小,;,三是时钟信号波形畸变小,工作可靠性好。,3.2,设计中常用的时序概念,时钟偏斜,建立时间,保持时间,时钟到输出延时,周期与最高频率,Slack,3.2,设计中常用的时序概念,时钟偏斜,在同步电路里，时钟信号要连接到所有的寄存器，触发器以及锁存器等器件上。这些巨大的负载就象一个大电容加在时钟线上，再加上时钟线本身的分布电容和电阻，这样时钟线就象分布的,RC,线。,由于,RC,线的延时是线长的函数，这样就使得连到同一根时钟线上的时钟由于距离时钟源的远近不一而产生不同的延时。因而造成了同一时钟到达各个器件的时间不一致，使得各个以时钟为基准器件的动作也不一致，而造成时序上的混乱。这就是同步电路时钟偏差。,lld,时钟的非理想情况,时钟偏差,(Clock Skew),定义：,空间上两个不同点处,、,时序上等同,的两个时钟沿在到达时间上的偏差,由时钟路径上的失配及时钟负载上的差别引起，取决于数据与时钟布线的方向，时钟偏差可正可负,具有确定性,(,从一个周期至下一个周期是时不变的,),时钟偏差不会引起周期的变化，只会引起相移,(,相位偏移,),时钟抖动,(Clock Jitter),定义：,空间上同一个点处,时钟周期随时间的变化,抖动是一个平均值为零的随机变量,绝对抖动,(,t,jitter,),：某点处一个时钟边沿相对于理想参照时钟边沿在最坏情况下偏差的绝对值,j,点,i,点,建立时间和保持时间,建立时间,(Setup Time),：指时钟信号的有效沿到来之前，数据输入信号必须到达的最小时间长度，保证该单元正确工作。,保持时间,(Hold Time),：指时钟信号的有效沿或其它特定信号到来之后，数据输入信号必须保持稳定的最小时间长度，保证该单元正确工作。,时序参数,时钟周期：,T,，,最高时钟频率：,f,max,= 1 / t,CLK,建立,(set-up),时间：,t,su,保持,(hold),时间：,t,hold,时钟至输出,(clk-q),延迟时间：,t,clk-q,(,t,clk-q,min,t,clk-q,max,),(Tco),数据至输出,(d-q),时间：,t,d-q,(,t,d-q,min,t,d-q,max,),Tips,同步系统的运行速度,即,同步时钟的速度。同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间处理的数据量就愈大。,存在时钟偏差时的系统时序,(1),约束条件：,R2,的输入数据必须在时钟的有效沿之前保持稳定,因此要求：,据此可得：,Slack,Slack,用于表示设计是否满足时序：正的,Slack,表示满足时序（时序裕量），负的,Slack,表示不满足时序（时序的欠缺量）。,Slack:,Slack is the,margin,by,which a timing requirement was met or not met,. A positive slack value, displayed in black, indicates the margin by which a requirement was met. A negative slack value, displayed in red, indicates the margin by which a requirement was not met.,slack,= - ,3.3,同步系统的系统时钟设计思想,对于一个设计项目来说，全局时钟,(,或同步时钟,),是最简单和最可预测的时钟。,在,CPLD/FPGA,设计中最好的时钟方案是：,由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计项目中的每一个触发器,。只要可能就应尽量在设计项目中采用全局时钟。,CPLD/FPGA,都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。这种全局时钟提供器件中最短的时钟到输出的延时。,lld,当系统中有两个或两个以上非同源时钟的时候，数据的建立和保持时间很难得到保证，我们将面临复杂的时间问题，那么这个时候怎么办呢？,最好的方法是将所有非同源时钟同步化，那么又怎么样将非同源时钟同步化呢？,3.3,同步系统的系统时钟设计思想,我们可以使用带使能端的,D,触发器，并引入一个高频时钟（频率高于系统中的所有源时钟），便可以达到使系统中所有源时钟同步的效果。,例,2,、系统时钟设计：,系统有两个不同源时钟，一个为,3MHz,，一个为,5MHz,，不同的触发器使用不同的时钟。为了系统稳定，假设我们引入一个,20MHz,时钟，那么这个,20MHz,的时钟怎么才能将,3M,和,5M,时钟同步化呢？,3.3,同步系统的系统时钟设计思想,解决方案,：,20M,的高频时钟将作为系统时钟，输入到所有触发器的的时钟端。,3M_EN,和,5M_EN,将控制所有触发器的使能端。,这样我们就可以将任何非同源时钟同步化。,3.3,同步系统的系统时钟设计思想,总结：,在通常的,FPGA,设计中对时钟偏差的控制主要有以下几种方法：,1,、控制时钟信号尽量走可编程器件的的全局时钟网络。一般来说，走全局时钟网络的时钟信号到各使能端的延时小，时钟偏差很小，基本可以忽略不计。,2,、若设计中时钟信号数量很多，无法让所有的信号都走全局时钟网络，那么可以通过在设计中加约束的方法，,控制,不能走全局时钟网络的时钟信号的,时钟偏差,。,3.3,同步系统的系统时钟设计思想,3,、在系统时钟大于,30MHz,时，设计难度有所加大，建议采用流水线等设计方法。,4,、要保证电路设计的理论最高工作频率大于电路的实际工作频率。,lld,3.3,同步系统的系统时钟设计思想,复位和置位信号处理：,上电时,触发器处于一种不确定的状态，系统设计时应加入,全局复位,/Reset,，保证触发器、计数器在使用前已经正确清零状态。这样主复位引脚就可以给设计中的每一个触发器馈送清除或置位信号，保证系统处于一个确定的初始状态。,在设计寄存器的清除和置位信号时，应尽量直接从器件的,专用引脚驱动,。,需要注意的一点是：,不要对寄存器的置位和清除端同时施加不同信号产生的控制,，因为如果出现两个信号同时有效的意外情况，会使寄存器进入,不定状态,。,四、,MAXPLUSII,时序优化参数应用实例,定时分析工具介绍,综合前的约束条件,Megafunction,资源的使用,速度优先设置,全局时钟,fmax,的设置,乘法器优化实例,方法一：使用快速器件,方法二：改变全局逻辑综合方式,方法三：加入流水线,lld,启动定时分析工具,编译完成后, 可以利用定时分析器来分析您的项目的性能。定时分析器提供了三种分析模式：,在,MAX+PLUS II,菜单中选择,Timing Analyzer,项，即可打开定时分析器窗口：,传播延迟分析,在,Analysis,菜单中选择,Delay Matrix,项。,选择,Start。,则定时分析器立即开始分析您的项目并计算项目中每对连接的节点之间的最大和最小传播延迟,。,时序逻辑电路性能分析,在,Analysis,菜单内选择,Register Performance,项。,选择,Start,就开始进行时序逻辑电路性能分析。,打开信息处理窗口并显示延迟路径,显示被分析的时钟信号的名称,显示制约性能的源节点的名称,显示制约性能的目标节点的名称,显示在给定时钟下，时序逻辑电路要求的最小时钟周期,显示给定的时钟信号,的最高频率,选择,Start,，,开始进行时序逻辑性能分析,建立和保持时间分析,在,Analysis,菜单中选择,Set/Hold Matrix,项。,选择,Start,开始进行建立/保持时间分析。,选择一种全局逻辑综合方式,您可以为您的项目选择一种逻辑综合方式，以便在编译过程中指导编译器的逻辑综合模块的工作。 按以下步骤为您的项目选择一种逻辑综合方式：,2) 在,Global Project,Synthesis Style,下拉列表中选择您需要的类型。缺省（,Default）,的逻辑综合类型是,NORMAL,。,综合类型,FAST,可以改善项目性能，但通常使您的项目配置比较困难,。,综合类型,WYS,/,WYG,可进行最小量逻辑综合。,3) 您可以在此0和10之间移动滑块 ,移到,0,时,最优先考虑占用器件的面积,移到10时, 系统的执行速度得到最优先考虑,1) 在,Assign Menu,菜单内选择,Global Project Logic Synthesis,项， 将出现,Global Project Logic Synthesis,对话框：,FLEX,器件的进位,/,级联链,进位链提供逻辑单元之间的非常快的向前进位功能。,利用级联链可以实现扇入很多的逻辑函数。,如选择,FAST,综合方式，则进位/级联链选项自动有效。按如下步骤可人工选择该选项是否有效,：,1. 在,Global Project Logic Synthesis,对话框内选择,Define Synthesis Style,项，将出现,Define Synthesis Style,窗口。,2. 如需使用进位链功能，则从下拉菜单内选择,Auto,。,3. 如需使用级联链功能，则从下拉菜单中选择,Auto,。,设置定时要求,您可以对整个项目设定全局定时要求，如：传播延时,时钟到输出的延时,建立时间和时钟频率。 对于,FLEX 8000, FLEX 10K and FLEX 6000,系列器件，定时要求的设置将会影响项目的编译。,按如下步骤设置定时要求：,2) 在相应的对话框内输,入您对项目的定时要求,3) 按下,OK,按钮,1) 在,Assign Menu,菜单内，选择,Global Project Timing Requirements,项，将出现,Global Project Timing Requirements,对话框：,Set Up time,传播延迟,设计优化,例,3,、用,lpm_mult,、,lpm_ff,实现带锁存的,44,乘,法器，利用综合技术及流水线技术改进性能,系统速度瓶颈：,流水线技术：把一个周期内执行的逻辑操作分成,几步较小的操作，并在多个高速时,钟周期内完成，每个时钟周期采用,寄存器锁存数据。,流水线技术的弱点：增加器件资源消耗，引入附,加的延时。,：,lpm_mult,、,lpm_ff,的电路符号,双击参数区，可进行端口、参数的选择：,经端口、参数选择，编辑后：,仿真结果：,速度性能：（选用,EPF10K10LC84-4,）,速度性能：（选用,EPF10K10LC84-3,）,速度性能的进一步改进：,方法,1,：逻辑综合方式选择（局部逻辑综合方式、,全局逻辑综合方式）,选全局逻辑综合方式：,改进后的速度性能：,方法,2,：打包（,Clique,）,打包前的布局分配图：,打包：先点中要打包的元件，选,AssignClique,打包后的文件：,打包后重新编译处理，其布局分配图：,打包后的速度性能如下：,方法,3,：流水线设置,设参数,lpm_pipeline = 1,，速度性能为：,设参数,lpm_pipeline = 2,，速度性能为：,作 业,2,思考题：,1,）写出,8,位加法器和,8,位超前进位法器的逻辑表达式，比较用超前进位逻辑和不用超前进位逻辑的延迟。,2,）提高复杂运算组合逻辑运算速度有哪些办法？,3,）详细解释为什么采用流水线的办法可以显著提高层次多的复杂组合逻辑的运算速度。,作 业,3,四位二进制数乘法器,四位二进制数乘法器,每个,MU,单元的结构,进位节省乘法器（,Carry-Save Multiplier,）,Company Logo,总结,1,LPM,的定义；,熟练掌握,LPM,模块的调用以及参数设置方法；,2,掌握时序电路的基本概念,超前进位加法器的基本结构,流水线的原理,3,LPM,兆功能模块的调用：,ROM,的初始化方法；,电路运行速度优化方法（,3,种主要方法）；,Thank You !,