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,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,第六章 静态,CMOS,逻辑电路,CMOS,与非门和或非门,静态,CMOS,逻辑门的构成特点及设计方法,类,NMOS,逻辑电路,MOS,传输门,静态,CMOS,逻辑门是在,CMOS,反相器的基础上扩展而成的。,把反相器中单个的,PMOS,管用多个,PMOS,管构成的,上拉网络代替,；,把反相器中单个的,NMOS,管用多个,NMOS,管构成的,下拉网络代替,。,这样可以实现,任意的与或非逻辑,（,AOI,），也可以实现,任意的或与非逻辑,（,OAI,）,对,NMOS,下拉网络的构成规律：,NMOS,管串联实现与操作；,NMOS,管并联实现或操作。,对,PMOS,上拉网络的构成规律：,PMOS,管串联实现或操作；,PMOS,管并联实现与操作。,电路最终输出还要对上述操作求反，最终实现带非的逻辑功能。, 上述规律不仅适用于单个管子的串、并联，还可以推广到子电路块的串并联。,从反相器到逻辑门的构成,静态,CMOS,逻辑电路,上拉开关网络,下拉开关网络,CMOS,与非门,直流电压传输特性两个输入信号同步,两输入同步情况下逻辑阈值电平,若宽长比相同，,K,Neff,=K,N,/2,，,K,Peff,=2K,P,通常,V,TN,0.5V,DD,直流电压传输特性,两个输入信号不同步,分析,n,输入与非门的直流特性,输出上升时间,tr,：决定于,PMOS,管对负载电容充电时间；,输出下降时间,tf,：决定于,NMOS,管对负载电容放电时间,与非门瞬态特性的深入分析,C,DBN,是接到输出结点的,NMOS,管的漏区结电容；,C,DBP,是单个,PMOS,管的漏区结电容；,C,in,是下一级电路的输入电容；,C,1,是连线的寄生电容。,与非门设计考虑,与非门版图实例,与非门设计范例,采用等效反相器方法,CMOS,或非门,或非门的直流电压传输特性曲线,若,V,TN,=-V,TP,，,K,N,=K,P,，,Vit,=,（,V,DD,+V,TN,）,/30.5V,DD,传输特性不对称，向左偏。,若要使得,Vit,=0.5V,DD,，,K,P,/K,N,=4,n,输入或非门直流特性,若要直流特性好,n,输入或非门瞬态特性,或非门设计考虑,或非门设计范例,采用等效反相器方法,CMOS,与非门和或非门的设计考虑,1,、最小面积设计,2,、,KN=KP,的设计,3,、串联管子增大,n,倍,4,、全对称设计,总结,与非门、或非门版图实例,第六章 静态,CMOS,逻辑电路,CMOS,与非门和或非门,静态,CMOS,逻辑门的构成特点,类,NMOS,逻辑电路,MOS,传输门,静态,CMOS,逻辑门的构成特点,静态,CMOS,逻辑门是在,CMOS,反相器的基础上扩展而成的。,把反相器中单个的,PMOS,管用多个,PMOS,管构成的,上拉网络代替,；,把反相器中单个的,NMOS,管用多个,NMOS,管构成的,下拉网络代替,。,这样可以实现,任意的与或非逻辑,（,AOI,），也可以实现,任意的或与非逻辑,（,OAI,）,对,NMOS,下拉网络的构成规律：,NMOS,管串联实现与操作；,NMOS,管并联实现或操作。,对,PMOS,上拉网络的构成规律：,PMOS,管串联实现或操作；,PMOS,管并联实现与操作。,电路最终输出还要对上述操作求反，最终实现带非的逻辑功能。, 上述规律不仅适用于单个管子的串、并联，还可以推广到子电路块的串并联。,静态,CMOS,逻辑门的构成特点,复杂逻辑门的分析和设计,Example,与或非（,AOI,）门的设计,或与非门（,OAI,）的设计,实现不带“非”的逻辑,实现任意的组合逻辑电路,Y=ABCDEFGH,三种方案的比较,逻辑门的延迟时间与它的扇入系数和扇出系数有关：,扇出系数使负载电容增大，对延迟时间是线性关系；, 扇入系数的增大一方面是等效导电因子下降，驱动能力减小，也使得串联的,MOS,管数目增加，对串联支路中间节点电容的充放电将增加延迟时间。,因此，扇入系数对延迟时间的影响更大。,总结：,电路的总延迟时间不完全决定于所经过的逻辑门的级,数多少，而是与每个逻辑门的具体结构和器件参数密,切有关。减少每个逻辑门的输入端数有利于减小面积,和改善速度。,第六章 静态,CMOS,逻辑电路,CMOS,与非门和或非门,静态,CMOS,逻辑门的构成特点,类,NMOS,逻辑电路,MOS,传输门,类,NMOS,电路,静态,CMOS,逻辑门利用,NMOS,管和,PMOS,管的互补特性，使上拉通路和下拉通路轮流导通，从而获得很好的电路性能。,缺点：每个输入都包含,NMOS,和,PMOS,管，不利于减小芯片面积和提高集成度。,因此，对某些性能要求不太高，但希望面积尽可能小的电路，可以采用,类,NMOS,电路,形式。,45,有比逻辑,(,Ratioed,Logic),主要目标,减少实现一个给定逻辑功能所需的晶体管数目,减小面积；,逻辑结构,由一个实现逻辑功能的,NMOS,下拉网络和一,负载器件,构成。,类,NMOS,电路只用,NMOS,管串并联构成逻辑功能块，上拉通路用一个常导通的,PMOS,管代替复杂的,PMOS,逻辑功能块。,因此，对于,n,输入逻辑门，类,NMOS,电路只需要,n+1,个,MOS,管。比静态,CMOS,逻辑门节省了近一半器件。,47,类,NMOS,逻辑门,In,Out,inverter,OUT,Pulldown,Network,I,dn,Pseudo-NMOS AOI,48,类,NMOS,反相器的工作分析,PMOS,管：,常通,，,：,NMOS,管：,：工作在,饱和区,；,：工作在,线性区,；,：工作在,饱和区,；,工作在,线性区,；,In,Out,49,类,NMOS,反相器的,VTC,分析,1,输入为低电平时,，类,NMOS,反相器的下拉网络关断，电流为,0,；而上拉,PMOS,管导通，,输出高电平,；,：,NMOS,管工作在截止区；,：,PMOS,管工作在线性区；,50,输入为高电平,时，类,NMOS,反相器的下拉网络导通，将输出下拉，,输出低电平,；,：,NMOS,管工作线性区,；,PMOS,管工作在饱和区,；,此时电流相等，即：,类,NMOS,反相器的,VTC,分析,2,51,结论,输出低电平的值不为,0,，取决于比例因子 ；,增大可使 尽可能小，且电路功耗也会减小；,但 太小将使电路的上升时间增加；,比例因子 过大会导致上升时间的增加；,输出低电平时存在静态功耗,；,类,NMOS,电路优缺点,第六章 静态,CMOS,逻辑电路,CMOS,与非门和或非门,静态,CMOS,逻辑门的构成特点,类,NMOS,逻辑电路,MOS,传输门,MOS,传输门,（一）,NMOS,传输门特点,NMOS,单管开关电路如图所示，,1.,当 （接地）时，,NMOS,管截止（开关断开），,输出 。,2.,当 （ ）时，,NMOS,管导通（开关合上），,此时视 的大小分成两种情况：,NMOS,传输门传输高电平特性,1.,输入端是漏极，输出端是源极；,2. Vc,是高电平，因此,NMOS,管工作在饱和区，直到,Vout=V,DD,-V,TN,时,NMOS,管截止；,3.,输出高电平只能达到,V,DD,-V,TN,，传输高电平有阈值损失；,4.,减小阈值电压，或提高控制信号电压，可提高输出电平。,NMOS,传输门传输低电平特性,1.,输入端是源极，输出端是漏极；,2. Vc,是高电平，因此,NMOS,管工作在,V,GS,=VDD,，随着输出电平的降低，,NMOS,管先饱和再线性，直到,V,DS,=0,3.,传输低电平没有损耗。,（一）,NMOS,传输门特点,（,1,） ，输入端呈开启状态，设 初始值为,零，则 刚加上时，输出端也呈开启状态，,NMOS,管导,通，沟道电流对负载电容充电，直至 。此时开,关无损地传输信号，若 ，则 。,（,2,） ，输入端沟道被夹断，此时若 初始,值小于 ，则输出端沟道存在，,NMOS,管导通，,沟道电流对负载电容充电， 上升。但随着 上升，,沟道电流逐渐减小，当 升至 时，输出端沟道,也被夹断，导致,NMOS,管截止，从而使输出电压 维持,在 不变。若此时 ，则输出电压,为,可见，输出电压 比 小一个阈值电压，此时的开关是不理想的，传输信号存在阈值损失。,（二）,PMOS,传输门特点,PMOS,单管开关电路如图所示，,1.,当 （ ）时，,PMOS,管截止（开关断开），,输出 。,2.,当 （接地）时，,PMOS,管导通（开关合上），,此时视 的大小分成两种情况：,PMOS,传输门传输特性,PMOS,管可以无损耗的传输高电平，但是传输低电平会有阈值损失。,（二）,PMOS,传输门特点,（,1,） ，输入沟道开启导通，电流对负载电容,充电， 上升，输出端沟道也开启，开关整个接通，有,（,2,） ，输入端沟道被夹断，此时要维持沟道导,通，则输出端沟道开启，输出电压 必须比 高一个,PMOS,管的阈值电压 。因此，当传输输入为,0,的信号,时，输出同样存在所谓的“阈值损失,”,。,结论是：当开关控制电压（ ）使,MOS,管导通时，,NMOS,、,PMOS,传输信号均存在阈值损失，只不过,NMOS,发生在传输高电平，而,PMOS,发生在传输低电平时。,（三）,CMOS,传输门,1.CMOS,传输门电路,NMOS,管和,PMOS,管的源极、漏极接在一起，,NMOS,衬底,接地，,PMOS,衬底接 （保证了沟道与衬底之间有反偏,的,PN,结隔离），二者的栅极控制电压反相，即,CMOS,传输门传输高电平特性,CMOS,传输门在传输高电平时，,NMOS,管始终工作在饱和区，而,PMOS,管是在恒定的栅源电压下，先工作在饱和区，然后进入线性区。,尽管第三个阶段时,NMOS,截止，但传输高电平还没有结束，,PMOS,还导通，可以继续对负载充电，此时,PMOS,管工作在线性区，直到,|V,DSP,|=Vin-Vout=0,时，传输才结束。,可以无损耗传输高电平。,CMOS,传输门传输低电平特性,CMOS,传输门在传输低电平时，,PMOS,管始终工作在饱和区，而,NMOS,管是在恒定的栅源电压下，先工作在饱和区，然后进入线性区。,尽管第三个阶段时,PMOS,截止，,NMOS,仍然线性区导通，直到,|V,DSN,|=Vin-Vout=0,时，即,Vout=0,时传输才结束。,可以无损耗传输低电平。,CMOS,传输门导通电流的变化,传输高电平和传输低电平过程中，,NMOS,传输管、,PMOS,传输管以及,CMOS,传输门导通电流的变化。,NMOS,管和,PMOS,管的电流都是非线性变化，而,CMOS,传输门的总电流近似线性变化。,（三）,CMOS,传输门,2.CMOS,传输门的直流传输特性,（,1,）当 时，,N,管、,P,管均截止，,（,2,）当 时， 由“,0”,升高到“,1”,的过程分为以下,三个阶段：, 较小 ，,N,管导通区：,N,管导通,P,管截止,N,管接近理想开关，,N,管沟道电流向负载电容充电，使, 升高，双管导通区：,N,管导通,P,管导通,N,管、,P,管共同向负载电容充电，仍使,再升高，接近“,1”,时，有,P,管导通区：,N,管截止,P,管导通,P,管接近理想开关，,P,管继续向负载电容充电，仍维持,（四）,CMOS,传输门的设计,为保证导电沟道与衬底的隔离（,PN,结反偏），,N,管的衬,底必须接地，,P,管的衬底必须接电源。,沟道电流与管子的宽长比（,W/L,）成正比，为使传,输速度快，要求 大些，沟道长度,L,取决于硅栅多晶硅,条的宽度，视工艺而定，一般,L,取工艺最小宽度（ ），,那么，要使 大，就要将沟道宽度,W,设计的大一些。,CMOS,传输门导通电阻的变化,传输门总结,NMOS,传输管传输低电平性能好，传输高电平有阈值损失；,PMOS,传输管传输高电平性能好，传输低电平有阈值损失；,CMOS,传输门利用,NMOS,和,PMOS,管的互补性能获得了比单个传输管更优越的性能，性能更接近理想开关。,
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