数字集成电路第8章 芯片输入输出缓冲器的设计

*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第八章 输入、输出缓冲器,8.1,输入缓冲器,8.2,输入保护电路,8.3,输出缓冲器,8.4,脱片输出驱动级,9/13/2024,1,9/13/2024,2,第一节,输入缓冲器,一、输入缓冲器有两方面作用：,1.,作为电平转换的接口电路；,2.,提高输入信号的驱动能力。,有些外部输入信号，如时钟信号，需要驱动片内很多电路的输,入，对这种大扇入情况需要经过输入缓冲器。,二、在,CMOS IC,中一般可以用两级反相器作输入缓冲器，第一,级反相器兼有电平转换的功能。考虑到整机的兼容性，要求,CMOS IC,能接受,TTL,电路的输出逻辑电平，标准的,TTL,电路的,逻辑电平为：,。考虑到最坏情况，要求,CMOS IC,能接受的输入电平范围是,这样的电平如果直接送入逻辑电路的输入端，将使,CMOS,电路不,能正常工作。,9/13/2024,3,第一节,输入缓冲器,要通过输入缓冲器转换成合格的,CMOS,逻辑电平，再送到其他电,路的输入端。可以通过一个专门设计的,CMOS,反相器实现电平转,换，它的逻辑阈值设计在输入高、低电平范围之间，即,若 ，则要求输入级反相器的比例因子为,由于 ，这就要求 ，也就是说输入级反相器,中的,NMOS,管要取较大的宽长比，这将增加电路的面积。,另外，当输入为 或 时，反相器处在转变区边缘，将引,起附加的功耗。,9/13/2024,4,第一节,输入缓冲器,为了降低输入级反相器的逻辑阈值，而又不使,NMOS,管宽长比很,大，可以采用另一种输入缓冲器电路。,在第一级反相器上面增加了一个二极管，用来降低加在反相器上,的有效电源电压，从而降低反相器的逻辑阈值。另外增加一个反,馈管,Mf,来改善第一级反相器输出高电平。当 时，,M2,弱导通，使输出高电平降低。这个较差的高电平经过第二级反,相器反相后，输出一个较差的低电平，只要这个低电平使,Mf,导,通，靠,Mf,把第一级的输出电平拉到合格的高电平。第二级反相器,的尺寸根据驱动能力的要求设计。,9/13/2024,5,第一节,输入缓冲器,9/13/2024,6,第一节,输入缓冲器,CMOS,史密特触发器电路也是实现电平转换的接口电路，它是一,种阈值转换电路，当输入信号从低电平向高电平变化时，必须大,于阈值,V+,才能使输出电平下降；当输入信号从高电平向低电平变,化时，必须小于阈值电压,V-,才能使输出电平上升。,9/13/2024,7,第一节,输入缓冲器,CMOS,史密特触发器的正向阈值，或叫正向触发电平,其中,用史密特触发器作输入级，当接受,TTL,输入电平时，即,使 接近或大于,NMOS,管的阈值，只要 ，输出,就是合格的,CMOS,高电平。,从高电平向低电平变化时的反向阈值，即反向触发电平,9/13/2024,8,第一节,输入缓冲器,用,CMOS,史密特触发器作输入缓冲级，可以提高输入噪声容限。,对,CMOS,史密特触发器最大的输入高电平、低电平噪声容限为,当采用对称设计时，,CMOS,史密特触发器有对称的正、反向触发,电平，即,使输入噪声容限比对称设计的,CMOS,反相器增大 。,9/13/2024,9,第一节,输入缓冲器,9/13/2024,10,第二节,输入保护电路,一、栅击穿问题,MOS,晶体管是绝缘栅场效应器件。当栅极加电压时会在栅氧化层,中形成一定的电场，电压越高或者栅氧化层越薄，电场强度越,大。当上氧化层上的电场超过一定的强度，会引起氧化层击穿，,造成,MOS,器件永久性破坏。,引起氧化层本征击穿的电场在 范围。,若 ，允许的最大栅压为 ；,若 ，则,由于,MOS,晶体管的栅极，即集成电路的输入端，会受到外界的各,种干扰而形成很高的栅压。由于,MOS,晶体管栅极和其他电极之间,是绝缘的，外界引入的各种杂散电荷将在栅上积累，形成等效栅,压，这种静电引起的等效栅压将会造成栅击穿。,9/13/2024,11,第二节,输入保护电路,一、栅击穿问题,例如：,一个作为输入端的,MOS,晶体管，,若使等效栅压达到栅击穿电压,50V,，栅上需要积,累的电荷为,因此只要很少的电荷就可以引起栅击穿。人体所带的静电荷足以,引起上千伏的栅压，因此防止杂散的静电荷引起栅击穿是很重要,的。,9/13/2024,12,第二节,输入保护电路,二、输入保护电路,1,、为了防止,MOS IC,中接到芯片输入端的,MOS,晶体管出现栅击,穿，必须在,MOS IC,的输入端增加保护电路，用来为栅上积累的静,电电荷提供放电通路，保护连接输入压点的,MOS,管的栅。,最简单的保护电路是由一个二级管,D,和一个电阻,R,组成的。,9/13/2024,13,第二节,输入保护电路,二、输入保护电路,当外界干扰或静电感应使输入端有很高的电压时，高电压可,以使二极管击穿。只要设计二极管的击穿电压小于,MOS,晶体管的,栅击穿电压，首先使,D,击穿，产生的大电流在,R,上引起压将，从而,使加在,MOS,晶体管栅极的电压降低，防止了栅击穿。电阻,R,还有,限流的作用，防止二极管击穿引起过大的电流而被烧坏。由于干,扰信号包括静电引起的输入端高电压都是瞬时的脉冲信号，只要,电流不是非常大，二极管不会被烧坏，从而可以继续起保护作,用。这种单二极管保护电路非常简单，占用面积也小，但是对于,CMOS IC,输入级的,NMOS,和,PMOS,两个晶体管的栅极不能都有很,好的保护作用。,9/13/2024,14,第二节,输入保护电路,二、输入保护电路,2,、上图所示可以很好保护,NMOS,管栅极，但是对,PMOS,管栅极保,护作用较差。若把二极管接在,VDD,和输入端之间，则对,PMOS,管,栅极保护作用好而对,NMOS,栅极保护差。,因此，,CMOS IC,中一般都采用双二极管保护电路，用两个二极管,和一个电阻构成的保护电路。,9/13/2024,15,第二节,输入保护电路,二、输入保护电路,其中,D1,是,p+n,-,二极管，,D2,是,n+p,-,二极管，,R,是多晶硅电阻。,这种保护电路对,NMOS,管和,PMOS,管都有很好的保护作用。这种,保护电路的缺点是占用面积较大，不仅因为增加了一个二极管，,而且为了防止闩锁效应，在两个二极管周围都要增加保护环。,9/13/2024,16,CMOS,电路版图中的闩锁效应,有下图所示的反相器的版图剖面示意图可见，在这个,P,阱,CMOS,电,路中，以,N,型衬底为基区，,P+,源区及漏区为发射区，,P,阱为集电区,形成一个横向的寄生,PNP,三极管。而以,P,阱为基区，,N+,源区及漏,区为发射区，,N,型衬底为集电区又形成一个纵向的寄生,NPN,三极,管。这两个寄生三极管构成了一种,PNPN,的四层可控硅（,SCR,）结,构，其等效电路图中，,Rs,、,Rw,为衬底和,P,阱的体电阻。,9/13/2024,17,第二节,输入保护电路,CMOS,电路版图中的闩锁效应,9/13/2024,18,第二节,输入保护电路,CMOS,电路版图中的闩锁效应,在正常工作状态下，,PNPN,四层结构之间的电压不会超过,Vtg,，因,此它处于截止状态。但在一定的外界因素触发下，例如由电源或,输出端引入一个大的脉冲干扰，或受,r,射线的瞬态辐照，使,PNPN,四层结构之间的电压瞬间超过,Vtg,，这时，该寄生结构中就,会出现很大的导通电流。只要外部信号源或者,Vdd,和,Vss,能够提供,大于维持电流,Ih,的输出，即使外界干扰信号已经消失，在,PNPN,四,层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象。,一旦发生闩锁效应，,CMOS,电路的电源和地之间就处于近似,短路的状态，这势必破坏电路的正常工作。此时只有将电源关,断，然后重新接通，电路才可能恢复正常工作。如果这种电流不,加限制，最终将使整个电路烧毁。,9/13/2024,19,第二节,输入保护电路,CMOS,电路版图中的闩锁效应,产生闩锁效应的基本条件有三个：,（,1,）外界因素使两个寄生三极管的,EB,结处于大于等于,0.7,的正向,偏置。,（,2,）两个寄生三极管的电流放大倍数乘积大于,1,：,（,3,）电源所提供的最大电流大于寄生可控硅导通所需要的维持电,流,Ih,。,9/13/2024,20,第二节,输入保护电路,其中条件（,2,）的推导如下,设外界干扰引起的触发电流 使,Q1,的,EB,结正偏电压大于,0.7V,。,此时,Q1,导通，若 流过,Rw,产生的压降大于,0.7V,，就能使,Q2,也导,通，并引起较大的电流 ，有等效电路可得到如下关系：,上式最后的近似是考虑 后的结果。,由,Q2,的电流放大特性可知，因外界触发而引起的集电极电流等于,若该电流流经电阻,Rs,时所产生的压降足以保证,Q1,的导通，则此时,就有 （考虑到 ）,也即有,整理后得到,9/13/2024,21,第二节,输入保护电路,防止闩锁效应的措施：,（,1,）减小阱区和衬底的寄生电阻,Rw,和,Rs,，这样可以减小寄生双,极管发射结的正向偏压，防止,Q1,和,Q2,导通。,（,2,）降低寄生双极晶体管的增益，增大基区宽度可以降低双极管,的增益，如适当加大阱区深度；从版图上保证,NMOS,和,PMOS,的,有源区之间有足够大的距离。,（,3,）使衬底加反向偏压，即,p,型衬底接一个负电压而不是地，这,样可以降低寄生,NPN,管的基极电压，使其不易导通。,（,4,）加保护环，这时比较普遍采用的防护措施。保护环起到削弱,寄生,NPN,晶体管和寄生,PNP,晶体管之间的耦合作用。在,NMOS,周,围增加接地的,p+,保护环，在,PMOS,周围增加接,Vdd,的,n+,保护环，,这会增加面积。,9/13/2024,22,第二节,输入保护电路,防止闩锁效应的措施：,9/13/2024,23,第二节,输入保护电路,防止闩锁效应的措施：,（,5,）用外延衬底，在先进的,CMOS,工艺中，采用,p+,衬底上有,p-,外,延层的硅片，,p-,外延层较薄，大约比,n,阱深几个微米。这样使寄生,pnp,晶体管的集电极电流主要被,p+,衬底收集，从而极大减小了寄,生,NPN,晶体管的基极电流，使,NPN,晶体管失去作用。,（,6,）采用,SOICMOS,技术是消除闩锁效应的最有效途径。由于,SOICMOS,器件的有源区完全有二氧化硅包围隔离，不会形成纵,向和横向的寄生双极晶体管，从根本上避免了闩锁效应。,9/13/2024,24,第二节,输入保护电路,防止闩锁效应的措施：,9/13/2024,25,第二节,输入保护电路,二、输入保护电路,3,、在,CMOS VLSI,中还可以用一个栅接地的,NMOS,管和一个栅,接电源的,PMOS,管共同构成输入保护电路，由于保护电路的,MOS,管尺寸较大，其源漏区,pn,结又可以起到二极管保护作用。保护电,路,MOS,管的宽长比（,W/L,）一般在,200,以上。,9/13/2024,26,第三节 输出缓冲器,当一个电路的输出要驱动一个很大的负载电容时，为了保证电路,有一定的工作速度，必须使电路的输出既能提供足够大的驱动电,流。因为电路的延迟时间可近似用下式表示：,在一定负载电容和逻辑摆幅的情况下，要减小电路的延迟时间必,须增大,MOS,管的驱动电流；要增大驱动电流只有增大输出级,MOS,管的宽长比，而这样将加大前一级的负载电容，影响前一,级的工作速度。因此在驱动很大负载电容时，如扇出很大的情况,或是接到片外的输出端，需要经过一个输出缓冲器电路或叫输出,驱动器,9/13/2024,27,第三节 输出缓冲器,为了驱动很大的负载电容，可以用反相器链作输出缓冲器，用,几级反相器串联，使反相器的尺寸逐级加大。为了使加入缓冲器,后的总延迟时间最小，对反相器链需要进行优化设计，也就是确,定合适的反相器链的级数以级反相器逐级增大的比例，使反相器,的延迟时间最小。,9/13/2024,28,第三节 输出缓冲器,各级反相器的尺寸以第一级反相器尺寸为标准归一化，以反相,器中的,NMOS,管为例考虑，,PMOS,管的宽长比可以取为,NMOS,管,的两倍。,取第一级反相器中,NMOS,管的导电因子为,令 ，则第二级反相器中,MOS,管的导电因子为：,第三级反相器中,MOS,管的导电因子可表示为：,如此递推下去，可以得到一个普通表达式：,其中 表示第,i,级反相器中,MOS,管的宽长比，且有 ，,n,为反,相器链的级数。,9/13/2024,29,第三节 输出缓冲器,每级反相器都有它的输入电容和输出电容，这些电容的大小与,反相器中,MOS,管的宽长比有关。反相器的输入电容可近似用下式,计算：,反相器的输出电容为：,尽管,MOS,晶体管的漏,pn,结电容不是直接与管子的,W,有关，但是,pn,结面积也是与,W,成正比例的，可以近似认为,对第,i,级反相器，它的负载电容可用下式近似计算,其中 为第一级反相器的输入电容，即缓冲器的输入电容。,9/13/2024,30,第三节 输出缓冲器,反相器链中的每一级反相器的延迟时间可近似为,其中,为第,i,级反相器中,MOS,管的导通电阻，,R1,为第,1,级反相器中,MOS,管,的导通电阻。把 的表达式代入上式得到,A,是与比例因子无关的常数。,N,级反相器构成的反相器链的总延迟时间是：,9/13/2024,31,第三节 输出缓冲器,反相器链优化设计的目标是寻找反相器逐级增大的适当比例，,使总延迟时间最小。只有当,使,反相器链中的反相器应按固定的因子,S,逐级增大尺寸，即,把最终的负载电容 看作第,n+1,级反相器的输入电容，则有,因此得到反相器链设计的比例因子,9/13/2024,32,第三节 输出缓冲器,一般反相器的第一级尺寸按内部电路的尺寸设计，因此 是已,知的，若知道了最终要驱动的负载电容和反相器链的级数，就可以,确定每一级反相器的设计尺寸，即,反相器的总延迟时间可以表示为级数,n,和比例因子,S,的函数,由于,MOS,晶体管的输入电容比它的输出电容大很多，且,S,是大于,1,的比例因子，因此在计算延迟时间时可以忽略第一项,9/13/2024,33,第三节 输出缓冲器,把,S,的表达式代入上式,求解 ，可以得到一个,n,的优化设计结果,则,采用,n,级 反相器链作驱动器驱动大的负载电容 ，,各个反相器逐级增大,e,倍，可以使驱动器总的延迟时间最短。,要想电路总的延迟时间最小，并不意味着经过的逻辑门的级数最,少，而是要使每级逻辑门的负载电容与其驱动能力有一个适当的,比例。,9/13/2024,34,第四节 脱片输出驱动级,对于接到片外的最终输出级反相器的设计，要考虑三方面因素,（,1,）输出要和,TTL,电路兼容,（,2,）要有足够大的输出驱动能力,（,3,）输出静电保护,一、,CMOS IC,输出与,TTL,接口设计,一般要求,CMOS IC,的输入出至少能驱动一个,TTL,门，也就是要求,CMOS,电路的输出和,TTL,电路的输入之间满足电平匹配和电流匹,配的要求：,N,是实际扇出系数。,9/13/2024,35,第四节 脱片输出驱动级,对标准,TTL,电路,为了使,CMOS,电路的输出能与,TTL,电路兼容，对,CMOS IC,输出级,的要求是,9/13/2024,36,第四节 脱片输出驱动级,由于,CMOS,电路的逻辑摆幅远大于,TTL,电路的逻辑摆幅，电平,匹配不成问题。输出高电平时的电流匹配要求也很容易满足。为,了使输出低电平时满足电流匹配的要求，必须使 时有足够,大的导通电流。,当 时，,NMOS,管处于线性区导通：,若,要求 ，则,NMOS,管的宽长比应为,CMOS IC,输出驱动一个,TTL,门的要求是很容易满足的。,9/13/2024,37,第四节 脱片输出驱动级,二、输出驱动能力设计,对于脱片输出级，需要驱动包括压点、封装引线以及印刷电路板,的寄生电容，这些电容总和可以达到几十甚至几百,PF,。驱动这样,大的负载电容，需要用反相器链作驱动器。如果简单地接反相器,链的设计方法，可能需要的反相器级数太多，占用面积太大。一,般根据实际负载电容的大小及对输出级上升、下降时间的要求设,计出最终输出级，然后根据反相器链的优化设计方法设计前几级,反相器。,9/13/2024,38,9/13/2024,39,9/13/2024,40,第四节 脱片输出驱动级,二、输出驱动能力设计,例如最终输出要驱动,100pF,负载电容，要求输出级上升和下降延迟,时间不超过,20ns,。若工艺水平是,根据,若要求 ，则,根据,可以得到 。类似可以设计出,PMOS,管的宽长比,9/13/2024,41,第四节 脱片输出驱动级,二、输出驱动能力设计,脱片输出级为了驱动很大的负载电容，要求输出级,MOS,晶体管有,很大的宽长比，有的,MOS IC,输出级,MOS,管的宽长比做到几百甚,至上千。对于宽长比很大的,MOS,管必须采用梳状结构。由于多晶,硅比金属的电阻率大得多，很长的多晶硅线将有较大的寄生电阻,和电容，使输入信号在硅栅上有一个,RC,延迟。采用梳状结构，把,很长的多晶硅线分成几段较短的线条，这相当于把一个宽长比很,大的,MOS,管变成多个并联的小管子，对于宽长比很小的管子，信,号在多晶硅栅上的,RC,延迟可以忽略。,梳状结构有利于改善电路速度。,9/13/2024,42,第四节 脱片输出驱动级,二、输出驱动能力设计,9/13/2024,43,第四节 脱片输出驱动级,二、输出静电保护,对于连到片外的输出端，也会受到外界各种干扰信号包括静电荷,的影响。有的电路在输出端也增加了二极管保护。由于一般接到,压点的输出级,MOS,管都有较大的尺寸，他们的漏区面积也比较,大，因此漏区寄生,pn,结的二极管就可以起到静电保护作用，而不,必再专门设计保护二极管。,9/13/2024,44,