IC工艺-集成电路中的隔离课件

10.3 集成电路中的隔离集成电路中的隔离*双极集成电路中的隔离双极集成电路中的隔离*MOSMOS集成电路中的隔离集成电路中的隔离2024/7/21110.3集成电路中的隔离双极集成电路中的隔离2023/8*IC集成集成技技术中的中的工工艺模模块 任何一种任何一种ICIC工艺集成技术都可以分解为工艺集成技术都可以分解为三个三个基本组成部分基本组成部分：2024/7/212 在决定采用何种工艺时，必须要保证它们在决定采用何种工艺时，必须要保证它们可以完成全部三个方面的任务。可以完成全部三个方面的任务。*器件制作器件制作*器件互连器件互连*器件隔离器件隔离IC集成技术中的工艺模块任何一种IC工艺集*IC集成中的器件形成与互集成中的器件形成与互连*器件制作器件制作 主要是主要是制造晶体管制造晶体管所用到的加工工艺，所用到的加工工艺，如氧化层的生长，杂质的扩散，图形的转移如氧化层的生长，杂质的扩散，图形的转移(光光刻和刻蚀刻和刻蚀)等。等。2024/7/213*器件互连器件互连 是为了将半导体器件与外部有效地联是为了将半导体器件与外部有效地联系起来系起来制作的连接制作的连接，包括实现器件连接的金属，包括实现器件连接的金属连线以及在半导体和金属连线之间制作的接触连线以及在半导体和金属连线之间制作的接触（常用的接触：欧姆接触和肖特基接触）。（常用的接触：欧姆接触和肖特基接触）。IC集成中的器件形成与互连器件制作2023/8/163器件互*IC集成中的器件隔离集成中的器件隔离*器件隔离器件隔离 IC IC制作过程中，如果两个晶体管或其他器制作过程中，如果两个晶体管或其他器件互相毗邻，它们会因短路而不工作。故必须件互相毗邻，它们会因短路而不工作。故必须开发出某种隔离工艺模块，开发出某种隔离工艺模块，使每个器件的工作使每个器件的工作都独立于其他器件状态的能力都独立于其他器件状态的能力。2024/7/214 要要把晶体管和其他器件合并起来形成电路把晶体管和其他器件合并起来形成电路必必需要需要器件隔离器件隔离技术技术和和低电阻率的器件互连低电阻率的器件互连技术技术，它们是它们是ICIC集成技术的集成技术的两个最基本功能两个最基本功能 。IC集成中的器件隔离器件隔离2023/8/164要2024/7/215 衡量隔离工艺的指标衡量隔离工艺的指标有密度、工艺复杂度、有密度、工艺复杂度、成品率、平坦化程度和寄生效应。这些指标间成品率、平坦化程度和寄生效应。这些指标间存在着折衷，没有一种隔离工艺对所有电路都存在着折衷，没有一种隔离工艺对所有电路都适合。适合。*IC集成中的器件隔离技集成中的器件隔离技术*PNPN结隔离结隔离*氧化物隔离氧化物隔离*局部氧化局部氧化(LOCOS)(LOCOS)隔离隔离*浅槽沟道隔离（浅槽沟道隔离（STISTI）*硅片绝缘体隔离（硅片绝缘体隔离（SOI)SOI)2023/8/165衡量隔离工艺的指标有密度、工*双极双极IC中的器件隔离中的器件隔离双极集成电路的双极集成电路的基本制造工艺基本制造工艺可大致分为两类：可大致分为两类：2024/7/216双极IC中的器件隔离双极集成电路的基本制造工艺可大*PN结隔离的双极晶体管隔离的双极晶体管 2024/7/217 标准埋层集电极标准埋层集电极(SBC:Standard Buried (SBC:Standard Buried Collector)Collector)双极晶体管、双极晶体管、集电极扩散隔离集电极扩散隔离(CDI:(CDI:Collector Diffused Isolation)Collector Diffused Isolation)双极晶体管、双极晶体管、三三重扩散重扩散双极晶体管双极晶体管(3D:Triple Diffused(3D:Triple Diffused Transistor)Transistor)，其中，其中最常用的是标准埋层双极晶体最常用的是标准埋层双极晶体管工艺管工艺，而，而结隔离是其重要组成部分结隔离是其重要组成部分。传统的平面双极集成电路工艺主要采用传统的平面双极集成电路工艺主要采用反偏反偏的的PNPN结隔离结隔离，主要有三种晶体管结构：，主要有三种晶体管结构：双极晶体管包括双极晶体管包括NPNNPN管和管和PNPPNP管，而管，而集成双极集成双极晶体管是以晶体管是以NPNNPN管为主管为主。PN结隔离的双极晶体管2023/8/167标准埋*SBC结构构 vs.CDI结构构 vs.3D结构构 2024/7/218*2020世纪世纪7070年代中期前，年代中期前，pnpn结隔离结隔离SBCSBC结构一直是结构一直是双极数字电路和模拟电路的主流工艺双极数字电路和模拟电路的主流工艺。这是因为。这是因为与与CDICDI结构和结构和3D3D结构相比，在工艺上有更多的调结构相比，在工艺上有更多的调整自由度，因而可获得满足多种要求的良好器件整自由度，因而可获得满足多种要求的良好器件性能。性能。*SBCSBC结构晶体管的击穿电压比结构晶体管的击穿电压比CDICDI结构的高结构的高,是是因为其集电区是因为其集电区是n n型外延层，比型外延层，比CDICDI结构的集电结构的集电区电阻率高；而区电阻率高；而SBCSBC结构晶体管的集电极串联电结构晶体管的集电极串联电阻比阻比3D3D结构的低，是因为其集电极下并联有高结构的低，是因为其集电极下并联有高浓度的埋层，而浓度的埋层，而3D3D结构没有。结构没有。SBC结构vs.CDI结构vs.3D结构2023/2024/7/212024/7/219P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepiTBL-uptepi-oxxmcxjc四层三结结构的双极晶体管四层三结结构的双极晶体管*双极双极IC中的元件中的元件结构构(SBC)2023/8/169P-SiTepiCBEpn+n-epin2024/7/212024/7/21*双极双极集成集成电路典型工路典型工艺的集成的集成/1 10 较低的掺杂浓度，较低的掺杂浓度，可减小集电区可减小集电区衬底结衬底结的结电容的结电容 ,并提高结的击穿电压并提高结的击穿电压。B轻掺杂轻掺杂 P-Sub光刻胶光刻胶N epiP+P+P+N epiPPN+N+N+N+CECEBBN+埋层埋层N+埋层埋层SiO2钝化层钝化层*轻掺杂轻掺杂P P型硅衬底型硅衬底：一般衬底材料的电阻率选：一般衬底材料的电阻率选 为为10Cm10Cm左右，掺杂浓度一般在左右，掺杂浓度一般在 的数量级。当前工艺选的数量级。当前工艺选方向，主要考虑方向，主要考虑(100)(100)面上的缺陷少界面态密度低。面上的缺陷少界面态密度低。2023/8/16双极集成电路典型工艺的集成/1102024/7/212024/7/21*双极集成双极集成电路典型工路典型工艺的集成的集成/2*外延层外延层:在带有埋层的硅片上外延生长一层在带有埋层的硅片上外延生长一层轻掺杂的轻掺杂的N N型型硅硅，将其作为晶体管的集电区，将其作为晶体管的集电区，整个晶体管便是制作在整个晶体管便是制作在该外延层之上的该外延层之上的。生长外延层时要考虑的主要参数是外。生长外延层时要考虑的主要参数是外延层的电阻率和外延层的厚度。延层的电阻率和外延层的厚度。12*埋层埋层：第一次光刻第一次光刻；在；在P P型衬底上注入型衬底上注入AsAs进行进行N N型扩散，型扩散，之后在晶圆表面淀积一层之后在晶圆表面淀积一层N N型外延层，则把型外延层，则把N N型扩散区域型扩散区域“埋埋”在外延层下，将其称为双极晶体管的埋层。在外延层下，将其称为双极晶体管的埋层。B轻掺杂轻掺杂 P-Sub光刻胶光刻胶N epiP+P+P+N epiPPN+N+N+N+CECEBBN+埋层埋层N+埋层埋层SiO2钝化层钝化层2023/8/16双极集成电路典型工艺的集成/2外延层:在集集电电极极引引线线从从表表面面引引出出，如如没没有有埋埋层层，从从集集电电极极到到发发射射极极的的电电流流必必须须从从高高阻阻的的外外延延层层流流过过，这这相相当当于于在在体体内引入了一个大的串联电阻，导致饱和压降增大。内引入了一个大的串联电阻，导致饱和压降增大。2024/7/212024/7/2113*SBC结构中埋构中埋层的作用的作用*埋埋层层作作用用：1)1)相相当当于于在在外外延延层层下下并并联联一一个个阻阻值值小小的的电电阻阻，大大大大降降低低了了晶晶体体管管集集电电区区串串联联电电阻阻；2)2)相相当当于于加加宽宽了了寄寄生生管管的的基基区区宽宽度度，可可以以减减小小寄寄生生pnppnp晶晶体体管管的的影影响响。B轻掺杂轻掺杂 P-Sub光刻胶光刻胶N epiP+P+P+N epiPPN+N+N+N+CECEBBN+埋层埋层N+埋层埋层SiO2钝化层钝化层集电极引线从表面引出，如没有埋层，从集电极到发射极的电流必须2024/7/212024/7/21*双极集成双极集成电路典型工路典型工艺的集成的集成/3 14B轻掺杂轻掺杂 P-Sub光刻胶光刻胶N epiP+P+P+N epiPPN+N+N+N+CECEBBN+埋层埋层N+埋层埋层SiO2钝化层钝化层*隔离区隔离区：在外延层上隔离：在外延层上隔离隔离光刻隔离光刻、刻蚀、刻蚀 p+p+隔离扩散隔离扩散形成形成p+p+区区(“(“隔离墙隔离墙”)”)。目的目的是利用反向是利用反向pnpn结的大电阻特性实现集结的大电阻特性实现集成电路中各元器件间电隔离的方法。成电路中各元器件间电隔离的方法。N+N+N-epiPN-epiPP-Sub(GND)P-Sub(GND)P-Sub(GND)2023/8/16双极集成电路典型工艺的集成/314B轻掺2024/7/212024/7/21*PN结隔离的隔离的实现 P+隔离隔离扩散散15B轻掺杂轻掺杂 P-Sub光刻胶光刻胶N epiP+P+P+N epiPPN+N+N+N+CECEBBN+埋层埋层N+埋层埋层SiO2钝化层钝化层*形成穿透外延层的形成穿透外延层的P P+隔离墙隔离墙,将外延层分割成将外延层分割成若干彼此独立的若干彼此独立的N N型隔离型隔离“岛岛”。岛之间隔着岛之间隔着“隔离墙隔离墙”,”,墙两侧形成两个背靠背的墙两侧形成两个背靠背的pnpn结。结。*电路中相互需要隔离的晶体管和电阻等元件分电路中相互需要隔离的晶体管和电阻等元件分别做在不同的隔离岛上，别做在不同的隔离岛上，以实现各元件间的电以实现各元件间的电隔离。隔离。2023/8/16PN结隔离的实现P+隔离扩散15B轻掺2024/7/212024/7/21*PN结隔离隔离16B轻掺杂轻掺杂 P-Sub光刻胶光刻胶N epiP+P+P+N epiPPN+N+N+N+CECEBBN+埋层埋层N+埋层埋层SiO2钝化层钝化层N+N+N-epiPN-epiPP-Sub(GND)P-Sub(GND)P-Sub(GND)*把把P P型隔离墙接电路中最低电位型隔离墙接电路中最低电位(接地接地)，N N型隔型隔离岛接高电压离岛接高电压，使两个结都反偏，从而使每个元，使两个结都反偏，从而使每个元器件间相互绝缘的隔离效果最佳，这种设计称为器件间相互绝缘的隔离效果最佳，这种设计称为“结隔离结隔离”。2023/8/16PN结隔离16B轻掺杂P-Sub光刻胶N*PN结隔离隔离 vs.深槽隔离深槽隔离2024/7/2117*PNPN结隔离结隔离：技术简单并实现了平面隔离，故成：技术简单并实现了平面隔离，故成品率高；品率高；缺点缺点是面积大是面积大(密度不高密度不高)，寄生电容，寄生电容大，不适合于高速、高集成度的大，不适合于高速、高集成度的ICIC；仍用于一；仍用于一些低成本、低密度的场合。些低成本、低密度的场合。*先进的双极集成工艺采用先进的双极集成工艺采用深槽隔离深槽隔离(DTI)(DTI)技术：技术：在器件之间刻蚀出深度大于在器件之间刻蚀出深度大于3um3um的沟槽，用氧化的沟槽，用氧化硅或多晶硅回填并用硅或多晶硅回填并用CMPCMP平坦化。平坦化。特点特点：大大减少了器件面积和结的寄生电容，：大大减少了器件面积和结的寄生电容，显著提高双极显著提高双极ICIC的集成度和速度。但工艺复杂，的集成度和速度。但工艺复杂，成本较高。成本较高。PN结隔离vs.深槽隔离2023/8/1617PN结隔离2024/7/212024/7/21*双极集成双极集成电路典型工路典型工艺的集成的集成/4 18B轻掺杂轻掺杂 P-Sub光刻胶光刻胶N epiP+P+P+N epiPPN+N+N+N+CECEBBN+埋层埋层N+埋层埋层SiO2钝化层钝化层*集电区深接触集电区深接触 (deep collector contactor)(deep collector contactor)：在隔离扩散后常常还要增加集电极深接触工艺在隔离扩散后常常还要增加集电极深接触工艺(或或plug/sinker)plug/sinker)，即使集电极欧姆接触为，即使集电极欧姆接触为重重掺杂的掺杂的n n型接触型接触，且穿透外延层和埋层相连且穿透外延层和埋层相连。*作用作用：进一步降低了晶体管集电极串联电阻和数：进一步降低了晶体管集电极串联电阻和数字电路的输出低电平。字电路的输出低电平。2023/8/16双极集成电路典型工艺的集成/418B轻掺2024/7/212024/7/21*SBC结构集构集电极深接触的极深接触的实现 19B轻掺杂轻掺杂 P-Sub光刻胶光刻胶N epiP+P+P+N epiPPN+N+N+N+CECEBBN+埋层埋层N+埋层埋层SiO2钝化层钝化层 要形成深接触的高浓度集电区，一般要形成深接触的高浓度集电区，一般用磷进用磷进行掺杂行掺杂，这是因为，这是因为磷的扩散系数较大磷的扩散系数较大，高浓度的，高浓度的深掺杂使集电极欧姆接触穿透外延层和埋层相连，深掺杂使集电极欧姆接触穿透外延层和埋层相连，所以又称这项工艺为所以又称这项工艺为“磷穿透磷穿透”。2023/8/16SBC结构集电极深接触的实现19B轻掺杂2024/7/212024/7/21*双极集成双极集成电路典型工路典型工艺的集成的集成/5 20B轻掺杂轻掺杂 P-Sub光刻胶光刻胶N epiP+P+P+N epiPPN+N+N+N+CECEBBN+埋层埋层N+埋层埋层SiO2钝化层钝化层*基区基区：第三次光刻第三次光刻，注硼、退火形成基区。，注硼、退火形成基区。基区的形成是双极工艺中非常重要的一步，基区的形成是双极工艺中非常重要的一步，其宽度和杂质分布直接影响着器件的电流增益、其宽度和杂质分布直接影响着器件的电流增益、截止频率等特性，因此截止频率等特性，因此注硼的能量和剂量需要加注硼的能量和剂量需要加以特别控制以特别控制，即要很好地控制基区扩散的，即要很好地控制基区扩散的结深和结深和方块电阻方块电阻。2023/8/16双极集成电路典型工艺的集成/520B轻掺2024/7/212024/7/21*SBC双极双极IC基区的基区的设计考考虑 21一般为了提高电流放大倍数，一般为了提高电流放大倍数，基区宽度要小基区宽度要小，且且掺杂浓度要比发射区的低掺杂浓度要比发射区的低，但，但基区的掺杂浓度基区的掺杂浓度又不能太低又不能太低：一是在较高的电压下，集电结空间电荷区和一是在较高的电压下，集电结空间电荷区和发射结空间电荷区相连发射结空间电荷区相连会造成穿通现象会造成穿通现象；另外还；另外还会会加大基区电阻及减少晶体管的交流输出阻抗加大基区电阻及减少晶体管的交流输出阻抗；如果基区的表面浓度低于如果基区的表面浓度低于5e10cm5e10cm，还会，还会影响金属影响金属引线和基区的欧姆接触引线和基区的欧姆接触，故基区掺杂浓度的确定，故基区掺杂浓度的确定要综合考虑上述因素。要综合考虑上述因素。2023/8/16SBC双极IC基区的设计考虑21一2024/7/212024/7/2122为提高放大倍数和减小基区渡越时间（影响为提高放大倍数和减小基区渡越时间（影响晶体管特征频率的重要因素），要求晶体管特征频率的重要因素），要求基区宽度愈基区宽度愈小愈好小愈好，但小到一定限度时，则，但小到一定限度时，则要求提高基区的要求提高基区的浓度防止基区穿通浓度防止基区穿通。B轻掺杂轻掺杂 P-Sub光刻胶光刻胶N epiP+P+P+N epiPPN+N+N+N+CECEBBN+埋层埋层N+埋层埋层SiO2钝化层钝化层2023/8/1622为提高放大倍数和减小基区渡越时间（2024/7/212024/7/21*双极集成双极集成电路典型工路典型工艺的集成的集成/6 23*发射区发射区：第四次光刻第四次光刻，刻蚀出发射区，刻蚀出发射区，注砷注砷并退并退火形成发射区。要考虑两个方面：火形成发射区。要考虑两个方面：一是为得到较大的一是为得到较大的和较小的发射极串联电和较小的发射极串联电阻，阻，发射区浓度控制发射区浓度控制应该选高。二是应该选高。二是发射结结深发射结结深的控制的控制直接影响晶体管的基区宽度，因此要求发直接影响晶体管的基区宽度，因此要求发射结的射结的浅结工艺浅结工艺以保证基区宽度的可控性和重复以保证基区宽度的可控性和重复性性 一般一般pnpn结隔离的模拟电路的基区宽度在结隔离的模拟电路的基区宽度在0.5um0.5um的数量级，发射结结深要控制在的数量级，发射结结深要控制在2.5um2.5um左右；左右；数字电路的基区宽度在数字电路的基区宽度在0.3um0.3um的数量级，发射结结的数量级，发射结结深控制在深控制在0.7um0.7um左右。左右。2023/8/16双极集成电路典型工艺的集成/623发射区2024/7/212024/7/21*双极集成双极集成电路典型工路典型工艺的集成的集成/7 24B轻掺杂轻掺杂 P-Sub光刻胶光刻胶N epiP+P+P+N epiPPN+N+N+N+CECEBBN+埋层埋层N+埋层埋层SiO2钝化层钝化层*金属接触和互连金属接触和互连：第五次光刻第五次光刻，刻蚀出接触孔，刻蚀出接触孔，用以实现电极的引出；用以实现电极的引出；第六次光刻第六次光刻，形成金属，形成金属互连。互连。*钝化层开孔钝化层开孔：第七次光刻第七次光刻，刻蚀出钝化窗口。，刻蚀出钝化窗口。2023/8/16双极集成电路典型工艺的集成/724B轻掺*工工艺流程流程衬底准备（衬底准备（P型）型）光刻光刻n+埋层区埋层区氧化氧化n+埋层区注入埋层区注入 清洁表面清洁表面P-Sub2024/7/212024/7/2125工艺流程衬底准备（P型）光刻n+埋层区氧化n+埋层区注*工工艺流程（流程（续1）2024/7/212024/7/2126生长生长n-外延外延 隔离氧化隔离氧化 光刻光刻p+隔离区隔离区p+隔离注入隔离注入 p+隔离推进隔离推进P-SubN+N+N-N-工艺流程（续1）2023/8/1626生长n-外延隔离氧*工工艺流程（流程（续2）2024/7/212024/7/2127光刻硼扩散区光刻硼扩散区硼扩散硼扩散P-SubN+N+N-N-P+P+P+氧化氧化工艺流程（续2）2023/8/1627光刻硼扩散区硼扩散*工工艺流程（流程（续3）2024/7/212024/7/2128光刻磷扩散区光刻磷扩散区磷扩散磷扩散氧化氧化P-SubN+N+N-N-P+P+P+PP工艺流程（续3）2023/8/1628光刻磷扩散区磷扩散*工工艺流程（流程（续4）2024/7/212024/7/2129光刻引线孔光刻引线孔清洁表面清洁表面P-SubN+N+N-N-P+P+P+PP工艺流程（续4）2023/8/1629光刻引线孔清洁表面*工工艺流程（流程（续5）2024/7/212024/7/2130蒸镀金属蒸镀金属反刻金属反刻金属P-SubN+N+N-N-P+P+P+PP工艺流程（续5）2023/8/1630蒸镀金属反刻金属P*工工艺流程（流程（续6）2024/7/212024/7/2131钝化钝化 光刻钝化窗口光刻钝化窗口P-SubN+N+N-N-P+P+P+PP后工序后工序工艺流程（续6）2023/8/1631钝化光刻钝化窗口P埋层区埋层区隔离墙隔离墙硼扩区硼扩区磷扩区磷扩区 引线孔引线孔金属连线金属连线钝化窗口钝化窗口*光刻掩膜版光刻掩膜版汇总GND Vi Vo VDDTR2024/7/212024/7/2132埋层区隔离墙硼扩区磷扩区引线孔金属连线钝化窗口光2024/7/2133*MOS IC中的器件隔离中的器件隔离*自隔离自隔离*局部氧化局部氧化(LOCOS)(LOCOS)隔离隔离*浅槽沟道隔离浅槽沟道隔离（STISTI）CMOS IC 2023/8/1633MOSIC中的器件隔离自隔离CMOS*MOS 器件的自隔离器件的自隔离/1MOSFETMOSFET的源、漏是由同种导电类型的半导体的源、漏是由同种导电类型的半导体材料构成的，且和衬底材料的导电类型不同材料构成的，且和衬底材料的导电类型不同。故。故由于由于MOSMOS晶体管之间不共享电器件，所以器件本晶体管之间不共享电器件，所以器件本身就是被身就是被pnpn结隔离，又称结隔离，又称自隔离自隔离(Self-isolated)。2024/7/2134 因此只要维持源衬底和漏衬底因此只要维持源衬底和漏衬底pnpn结的结的反偏，反偏，MOSFETMOSFET就能维持自隔离。就能维持自隔离。p-silicon substrateoxideoxideoxideoxidegategategate n+n+P-silicon substrateoxideoxideoxideoxidegategategate n+n+MOS器件的自隔离/1MOSFET的源、漏是由同*MOS 器件的自隔离器件的自隔离/2而相邻的晶体管间只要不存在导电沟道，则而相邻的晶体管间只要不存在导电沟道，则MOSMOS晶体管之间便不会产生显著电流，故：晶体管之间便不会产生显著电流，故：2024/7/2135MOS ICMOS IC中的晶体管之间中的晶体管之间不需要做不需要做pnpn结隔离结隔离，因而可大大提高集成度。因而可大大提高集成度。Well oxidegategatesourcedrainoxideoxideoxidegategatesourcedrainsilicon substrateMOS器件的自隔离/2而相邻的晶体管间只要不存在导电*MOS IC中器件隔离的作用中器件隔离的作用/1但器件会存在漏电流，特别是当器件尺寸变但器件会存在漏电流，特别是当器件尺寸变小时，所以有必要进行隔离来小时，所以有必要进行隔离来阻止漏电流阻止漏电流；2024/7/2136 更重要的是，当金属连线覆盖两更重要的是，当金属连线覆盖两 MOSMOS管之间管之间的场氧区的场氧区(FOX)(FOX)时时,会形成寄生的场效应晶体管会形成寄生的场效应晶体管。silicon substratesourcedraingatetop nitridefieldoxidemetal to drainmetal to sourceFOXoxide 只要导线上的电压足够高只要导线上的电压足够高,就会使衬底上的就会使衬底上的硅形成反型层，使相邻的两个器件短路。硅形成反型层，使相邻的两个器件短路。MOSIC中器件隔离的作用/1但器件会存在漏电流*MOS IC中器件隔离的作用中器件隔离的作用/2 MOS ICMOS IC中的隔离中的隔离主要是防止形成寄生的导电主要是防止形成寄生的导电沟道，即沟道，即防止寄生场效应晶体管开启防止寄生场效应晶体管开启:2024/7/2137*增加场区氧化层的厚度增加场区氧化层的厚度；*增大增大场区场区氧化层下沟道的掺杂浓度氧化层下沟道的掺杂浓度(沟道阻断沟道阻断注入注入)MOS IC MOS IC中同时使用两种方法进行器件隔离中同时使用两种方法进行器件隔离：场氧化层厚度为栅氧化层厚度场氧化层厚度为栅氧化层厚度1010倍倍,同同时用离子注入方法提高场氧化层下硅表面区的杂时用离子注入方法提高场氧化层下硅表面区的杂质浓度。质浓度。提高寄生场效应管的阈值电压提高寄生场效应管的阈值电压(IC(IC的工作电压的工作电压)MOSIC中器件隔离的作用/2MOSIC中的*制制备厚氧化厚氧化层的最直接方法的最直接方法制作厚氧化层最直接的方法是在制作器件之制作厚氧化层最直接的方法是在制作器件之前生长一层厚氧化层，然后在氧化层中刻蚀出一前生长一层厚氧化层，然后在氧化层中刻蚀出一个个窗口，并在这些窗口中制作器件。个个窗口，并在这些窗口中制作器件。2024/7/2138*材料表面上会产生高的台阶材料表面上会产生高的台阶；*氧化过程中可能会产生增强扩散氧化过程中可能会产生增强扩散；使后续的淀积工艺台阶覆盖差使后续的淀积工艺台阶覆盖差，且影响光刻的，且影响光刻的质量质量(尤其是小尺寸图形时尤其是小尺寸图形时)；用来提高寄生阈值电压的保护环的注入通常必用来提高寄生阈值电压的保护环的注入通常必须在氧化前进行，则在氧化过程中产生的点缺陷可须在氧化前进行，则在氧化过程中产生的点缺陷可能会增强氧化过程中的扩散，从而能会增强氧化过程中的扩散，从而将大大降低将大大降低ICIC的的密度密度。制备厚氧化层的最直接方法制作厚氧化层最直接的方法是在*硅的局部氧化硅的局部氧化(隔离隔离)技技术 LOCOS:LOCal Oxidation of Silicon2024/7/2139 LOCOSLOCOS从根本上说是从根本上说是PNPN结隔离技术的副产物，结隔离技术的副产物，同时解决了器件隔离和寄生器件形成两个问题，同时解决了器件隔离和寄生器件形成两个问题，是亚微米以前的硅是亚微米以前的硅ICIC制造的标准工艺制造的标准工艺。是是采用选择氧化方法来制备厚的场氧化层，采用选择氧化方法来制备厚的场氧化层，且工艺上形成厚的场氧化层和高浓度的杂质注且工艺上形成厚的场氧化层和高浓度的杂质注入利用同一次光刻完成的一种器件隔离技术入利用同一次光刻完成的一种器件隔离技术。硅的局部氧化(隔离)技术LOCOS:LOCalOxi*标准准LOCOS工工艺主要步主要步骤2024/7/2140*生长一层薄氧化层生长一层薄氧化层(padoxide垫氧垫氧)作用？作用？(LPCVD)淀积氮化硅淀积氮化硅(nitride)作用？作用？Pad Oxide*Mask1,光刻光刻/刻蚀形成刻蚀形成nitride图形图形;去胶；离子注入去胶；离子注入(场注场注:boron)作作用？用？*湿法氧化技术形成局部氧化层湿法氧化技术形成局部氧化层 (LOCOS)*去除氮化硅和二氧化硅衬垫；去除氮化硅和二氧化硅衬垫；标准LOCOS工艺主要步骤2023/8/1640生长一层薄氧2024/7/212024/7/2141*LOCOS的主要作用的主要作用*减缓表面台阶减缓表面台阶；是采用是采用选择氧化选择氧化方法来制备厚的场氧化层，方法来制备厚的场氧化层，形成的厚氧化层是半埋入方式形成的厚氧化层是半埋入方式(部分凹入部分凹入)的，的，可减小在材料表面上形成的台阶高度可减小在材料表面上形成的台阶高度；*提高场区阈值电压提高场区阈值电压；*减小表面漏电流减小表面漏电流。2023/8/1641LOCOS的主要作用减缓表面台阶；2024/7/212024/7/2142*LOCOS的掩膜的掩膜2023/8/1642LOCOS的掩膜*LOCOS存在的主要存在的主要问题/1*在氮化硅边缘形成在氮化硅边缘形成“鸟嘴鸟嘴”(Birdsbeak)；2024/7/2145 LOCOSLOCOS工艺在硅表面上形成一个特有的凸工艺在硅表面上形成一个特有的凸起，其后面是逐渐变薄的伸入到有源区内的氧起，其后面是逐渐变薄的伸入到有源区内的氧化层，称为化层，称为“鸟嘴鸟嘴”，这种凸起在凹入结构中，这种凸起在凹入结构中特别明显。特别明显。LOCOS存在的主要问题/1在氮化硅边缘形成“鸟嘴”(Bi*“鸟嘴嘴”形成的原因及影响形成的原因及影响2024/7/2146形成原因形成原因：氧化剂的横向扩散；氧化剂的横向扩散；氧化生长发生在氮化硅下面；氧化生长发生在氮化硅下面；后果后果：减小了器件的有效宽度减小了器件的有效宽度，即即减小了器件的驱动电流减小了器件的驱动电流；降低集成度，降低集成度，Waste Waste surface areasurface area；对后序工艺中的平坦化对后序工艺中的平坦化不利不利。“鸟嘴”形成的原因及影响2023/8/1646形成原因：后*LOCOS存在的主要存在的主要问题/2*产生白带效应产生白带效应(KooiSi3N4)；2024/7/2147 氮化硅与高温的湿氧气氛反应形成氮化硅与高温的湿氧气氛反应形成NHNH3 3，其，其扩散到硅扩散到硅/氮化硅界面并在那里分解，形成一层氮化硅界面并在那里分解，形成一层热生长的氮氧化物，在硅片表面看起来像是一热生长的氮氧化物，在硅片表面看起来像是一条绕在有源区边缘的白带，从而导致白带的形条绕在有源区边缘的白带，从而导致白带的形成。成。后果后果：导致有源区内后续生长的热氧化层导致有源区内后续生长的热氧化层(栅氧栅氧)的击穿电压下降。的击穿电压下降。LOCOS存在的主要问题/2产生白带效应(KooiSi*LOCOS主要主要问题的解决措施的解决措施/1*采用其他材料替代热氧化硅做缓冲层采用其他材料替代热氧化硅做缓冲层(PBL)(PBL)；2024/7/2148 一种一种热氧化硅与多晶硅的三明治结构热氧化硅与多晶硅的三明治结构可非常可非常有效地减小有效地减小“鸟嘴鸟嘴”长度长度(不到不到LOCOSLOCOS的一半的一半)；但仍存在但仍存在“白带效应白带效应”。Poly Buffered LOCOSLOCOS主要问题的解决措施/1采用其他材料替代热氧化硅做*PBLCrab Eyes*有利于集成度的提高；有利于集成度的提高；*减少减少Si3N4Si3N4对硅衬底的应力；对硅衬底的应力；2024/7/2149PBLCrabEyes有利于集成度的提高；2023/8/*LOCOS主要主要问题的解决措施的解决措施/2024/7/2150 可以制作出几乎无可以制作出几乎无“鸟嘴鸟嘴”的、十分平坦的的、十分平坦的厚场氧化层。但仍存在横向扩散，且增加了较大厚场氧化层。但仍存在横向扩散，且增加了较大的工艺复杂性，故没有得到广泛的应用。的工艺复杂性，故没有得到广泛的应用。该方法中缓冲氧化硅层和氮化硅层的制备和该方法中缓冲氧化硅层和氮化硅层的制备和普通的普通的LOCOSLOCOS工艺相同；工艺相同；P-Epi*侧墙掩蔽隔离技术侧墙掩蔽隔离技术(SWAMI)(SWAMI)；但在形成氮化硅但在形成氮化硅/氧化硅图形后，氧化硅图形后，还要继续还要继续将硅刻蚀到一定深度将硅刻蚀到一定深度(约为预期生长的场氧厚度约为预期生长的场氧厚度的一半的一半)。LOCOS主要问题的解决措施/2023/8/1650*侧墙掩蔽隔离技掩蔽隔离技术(SWAMI)2024/7/2151*先用刻蚀技术先用刻蚀技术(常用各向异性的常用各向异性的KOHKOH湿法腐蚀湿法腐蚀)在在衬底上形成衬底上形成6060左右的斜坡左右的斜坡，利用其边缘，利用其边缘作用降低场氧化过程中的应力作用降低场氧化过程中的应力 ；*再淀积第二层缓冲氧化层和氮化硅并进行各向异再淀积第二层缓冲氧化层和氮化硅并进行各向异性刻蚀，性刻蚀，在衬底硅的斜坡上留下一个缓冲氧化层在衬底硅的斜坡上留下一个缓冲氧化层和氮化硅的侧墙和氮化硅的侧墙，把有源区有效地封闭起来，再，把有源区有效地封闭起来，再进行场氧。进行场氧。*最后去掉氮化硅和缓冲氧化层。最后去掉氮化硅和缓冲氧化层。P-EpiP-EpiP-Epi场氧场氧侧墙掩蔽隔离技术(SWAMI)2023/8/1651先用刻蚀2024/7/2152*新技新技术的出的出现 2020世纪世纪8080年代发现，无论是哪种年代发现，无论是哪种LOCOSLOCOS技术，技术，都不适合于晶体管密度远超过的集成电路。都不适合于晶体管密度远超过的集成电路。也就是说，由于器件特征尺寸的缩小，也就是说，由于器件特征尺寸的缩小，限制限制隔离距离的最终因素隔离距离的最终因素不再是表面反型或简单的穿不再是表面反型或简单的穿通现象，而是一种称为通现象，而是一种称为漏感应势垒降低的穿通效漏感应势垒降低的穿通效应应(即最小隔离距离的值是由一个即最小隔离距离的值是由一个 结边缘到结边缘到另一个结边缘的距离另一个结边缘的距离)。2023/8/1652新技术的出现20世纪80年 是是刻蚀掉部分衬底形成沟槽刻蚀掉部分衬底形成沟槽(槽刻蚀槽刻蚀)，再在再在其中回填上介电质其中回填上介电质(回填回填)作为相邻器件之间的绝作为相邻器件之间的绝缘体的一种器件隔离方法缘体的一种器件隔离方法。又分为：浅槽隔离和。又分为：浅槽隔离和深槽隔离。深槽隔离。2024/7/2153 在这种结构中，元器件之间用刻蚀的浅沟槽在这种结构中，元器件之间用刻蚀的浅沟槽隔开，再在浅沟槽中填入介电质。在侧壁氧化和隔开，再在浅沟槽中填入介电质。在侧壁氧化和填入介电质后，用填入介电质后，用CMPCMP方法使晶圆表面平坦化。方法使晶圆表面平坦化。*LOCOS主要主要问题的解决措施的解决措施/*浅槽沟道隔离浅槽沟道隔离(STI)(STI)技术技术是刻蚀掉部分衬底形成沟槽(槽刻蚀)，再在其中回填2024/7/2154*浅槽沟道浅槽沟道隔离隔离(STI)工工艺*HDP CVD Oxide*CMP Oxide,Stop on NitrideOxideOxideNitrideNitride*Deposit Nitride,Oxide;Etch Nitride,Oxide and Silicon;Strip PhotoresistPadOxidePadOxideTrench2023/8/1654浅槽沟道隔离(STI)工艺*HDP2024/7/2155*STI vs.LOCOS*LOCOSSimpler,cheaper,andproductionprovenusedinICfabricationuntilfeature0.35mm*STINobirdsbeak,Smoothersurface,butMoreprocessstepsStandardisolationtechnologyusedinICfabricationuntilfeature0.25mm2023/8/1655STIvs.LOCOSLOCOS10.4 CMOS ICCMOS IC的工艺集成的工艺集成*CMOSCMOS工艺中的基本模块工艺中的基本模块*双阱双阱CMOS ICCMOS IC工艺的主要流程和基工艺的主要流程和基本掩模本掩模2024/7/215710.4CMOSIC的工艺集成CMOS工艺中的基本模块*CMOS 工工艺中的中的基本模基本模块2024/7/2158*阱注入和场注入技术阱注入和场注入技术*硅栅工艺硅栅工艺*自对准技术自对准技术*轻掺杂漏注入轻掺杂漏注入(LDD)(LDD)CMOS工艺中的基本模块2023/8/1658阱注入和场注*CMOS IC 中的阱中的阱 CMOS ICCMOS IC中必须在同一晶圆上制作中必须在同一晶圆上制作NMOSNMOS和和PMOSPMOS器件，故必须在衬底上制作掺杂类型与硅衬底原器件，故必须在衬底上制作掺杂类型与硅衬底原掺杂类型相反的掺杂区域掺杂类型相反的掺杂区域(反型掺杂反型掺杂)。这些在硅衬底上形成的、掺杂类型或这些在硅衬底上形成的、掺杂类型或掺掺杂浓度杂浓度与硅衬底不同的与硅衬底不同的局部掺杂区域局部掺杂区域称为称为阱阱(well)(well)，包括：，包括：n n阱阱、p p阱阱和和双阱双阱(dual/twin-(dual/twin-well)well)。2024/7/212024/7/2159 对亚微米技术而言，最普遍采用的是对亚微米技术而言，最普遍采用的是双阱工双阱工艺艺，即，即N N型和型和P P型两种阱同在一个轻掺杂的衬底中型两种阱同在一个轻掺杂的衬底中形成形成。在器件尺寸非常小的情况下，。在器件尺寸非常小的情况下，NMOSNMOS和和PMOSPMOS之间性能差别减小。之间性能差别减小。CMOSIC中的阱CMOSIC中必须在同一晶圆*双阱工双阱工艺 虽然增加了工艺的复杂性，但能虽然增加了工艺的复杂性，但能对每一种器对每一种器件独立地设定掺杂分布件独立地设定掺杂分布，从而，从而使两类器件性能都使两类器件性能都得到优化得到优化。2024/7/212024/7/2160 双阱中的每个阱都至少包括三到五个步来完双阱中的每个阱都至少包括三到五个步来完成制作，成制作，往往是在同一次光刻中完成往往是在同一次光刻中完成。双阱工艺虽然增加了工艺的复杂性，但能对每一种器件*Twin Well 2024/7/212024/7/2161*Two mask steps;*Flat surface;*Common used in advanced CMOS IC*High energy,low current implanters*Furnaces annealing and driving-inTwinWell2023/8/1661Twomask*阱注入技阱注入技术 阱注入阱注入决定了晶体管的阈值工作电压决定了晶体管的阈值工作电压，同时，同时可以减轻可以减轻CMOSCMOS电路的一些常见问题如闩锁效应电路的一些常见问题如闩锁效应等。等。2024/7/212024/7/2162阱中器件沟道的掺杂浓度高于直接制作在衬阱中器件沟道的掺杂浓度高于直接制作在衬底上的底上的 体效应随掺杂浓度的增加而增加体效应随掺杂浓度的增加而增加(如：如：沟道迁移率和输出电导下降、结电容增加等沟道迁移率和输出电导下降、结电容增加等)阱阱内的器件速度固有地比衬底中的同样器件速度慢；内的器件速度固有地比衬底中的同样器件速度慢；典型的阱掺杂浓度比衬底高几个数量级典型的阱掺杂浓度比衬底高几个数量级，所，所以衬底浓度的任何不确定性将不影响阱的浓度。以衬底浓度的任何不确定性将不影响阱的浓度。阱注入技术阱注入决定了晶体管的阈值工*阱注入技阱注入技术 倒倒掺杂技技术2024/7/212024/7/2163先采用高能量、大剂量的注入先采用高能量、大剂量的注入，深入外延层，深入外延层大概大概1um1um左右；随后左右；随后再在相同区域进行注入能量、再在相同区域进行注入能量、结深及掺杂剂量都大幅度减小的阱注入结深及掺杂剂量都大幅度减小的阱注入。目标目标：优化晶体管的电学参数。：优化晶体管的电学参数。该技术由于采用高能离子注入将杂质直接注该技术由于采用高能离子注入将杂质直接注入到所需深度，从而入到所需深度，从而避免了杂质的严重横向扩散避免了杂质的严重横向扩散。而且由于表面处的杂质浓度较低而且由于表面处的杂质浓度较低(常称为常称为反向反向阱阱)，除了，除了提高集成度提高集成度外，还有助于减少外，还有助于减少CMOSCMOS结结构中寄生双极晶体管效应，从而构中寄生双极晶体管效应，从而减少闩锁效应的减少闩锁效应的发生发生。阱注入技术倒掺杂技术2023/8/1663先采用高*场注入注入(沟道阻止沟道阻止注入注入)技技术 为了制造实用的为了制造实用的MOSMOS管，在管，在N N阱阱CMOSCMOS工艺中一直谨慎工艺中一直谨慎的减小阈值电压。的减小阈值电压。LOCOSLOCOS可使用厚的场氧来提高场区的阈值电压可使用厚的场氧来提高场区的阈值电压，避，避免在场氧下形成反型层免在场氧下形成反型层(寄生沟道寄生沟道 )；同时；同时在场区下面在场区下面选择性注入一些杂质来提高厚场区的阈值电压选择性注入一些杂质来提高厚场区的阈值电压。P P区接受区接受P P型的场区注入型的场区注入，N N区接受区接受N N型的场区注入型的场区注入。场区注入通常是在氧化之前进行。场区注入通常是在氧化之前进行。2024/7/212024/7/2164场注入(沟道阻止注入)技术为了制造实用的MOS管，在2024/7/212024/7/2165*场注入的作用注入的作用 所有场氧生长的地方都需要进行场注入：所有场氧生长的地方都需要进行场注入：*场区注入时可以场区注入时可以确保场氧在较大电压偏置下确保场氧在较大电压偏置下不会形成反型层不会形成反型层，即形成寄生沟道；，即形成寄生沟道；*重掺杂下的反偏重掺杂下的反偏PNPN结的反向漏电流很小，结的反向漏电流很小，确保确保两个两个MOSFETMOSFET之间不会导通之间不会导通。2023/8/1665场注入的作用所有场氧生长的地方都*栅氧和阈值电压调整 未经调整的未经调整的PMOSPMOS管的阈值电压在管的阈值电压在-1.5V-1.5V到到-1.9V-1.9V 之间，之间，NMOSNMOS可能在可能在-0.2V-0.2V到到0.2V0.2V之间。所以在之间。所以在栅氧栅氧(厚度在厚度在0.01um0.03um)0.01um0.03um)生长后生长后，一般，一般在栅氧区注在栅氧区注入硼入硼来进行阈值电压调整。来进行阈值电压调整。2024/7/212024/7/2166 工艺上工艺上一般同时对一般同时对NMOSNMOS和和PMOSPMOS进行阈值电压进行阈值电压调整调整，将，将NMOS NMOS 阈值电压调整到阈值电压调整到0.70.70.8V,PMOS0.8V,PMOS调调整到整到0.8V0.8V0.9V0.9V。阈值电压调整可以阈值电压调整可以 降低阱的掺杂浓度降低阱的掺杂浓度。栅氧和阈值电压调整未经调整的PMOS管的阈值电压在-12024/7/212024/7/2167*Early STI*Channel Stop Implantation,Boron*Oxide Etch Back,Stop on Nitride*Strip Nitride,Oxide Etch Back,Oxide Annealing2023/8/1667EarlySTI*Channel2024/7/212024/7/2168*Advanced STI/1 No need for channel stop ion implantation to raise the field threshold voltage；*Pad Oxidation and LPCVD Nitride*STI Mask2023/8/1668AdvancedSTI/1N2024/7/212024/7/2169*Advanced STI/2*Etch Nitride,Oxide,and Silicon,Strip Photoresist*HDP CVD Oxide*CMP Oxide,Stop on Nitride,Nitride Strip 2023/8/1669AdvancedSTI/2*Et*Transistor Making:Metal Gate/1*Formsource/drainfirstDiffusiondopingwithsilicondioxidemask*Aligngateswithsource/drain,thengateareawasetchedandgateoxideisgrown*Thethirdmaskdefinethecontactholes;*Thefourthmaskformmetalgatesandinterconnections;*Lastmaskdefinedthebondingpad.2024/7/212024/7/2170TransistorMaking:MetalGate*Transistor Making Metal Gate/22024/7/212024/7/21FieldOxidation,andPhotoresistCoatingPhotolithographyandOxideEtch71Source/drainDopingandGateOxidationContact,Metallization,andPassivationTransistorMakingMetalGate/*硅栅工艺*多晶硅，原是绝缘体，通过多晶硅，原是绝缘体，通过重掺杂扩散重掺杂扩散增加载流增加载流子子将其变为导体将其变为导体电极和电极引线；电极和电极引线；*上世纪上世纪7070年代：出现年代：出现硅栅工艺硅栅工艺，也叫也叫自对准工艺自对准工艺2024/7/212024/7/2172*掺杂后的多晶硅材料与掺杂后的多晶硅材料与n n型衬底和型衬底和p p型衬底的功函型衬底的功函数不对称数不对称 NMOS NMOS和和PMOSPMOS难以获得数值上相等的难以获得数值上相等的阈值电压；阈值电压；*理想的方法理想的方法双掺杂多晶硅栅工艺双掺杂多晶硅栅工艺：在同一芯片在同一芯片上分别使用上分别使用n+n+和和p+p+多晶硅栅作电极多晶硅栅作电极，即即NMOSNMOS用用n+n+硅栅硅栅，PMOSPMOS用用p+p+硅栅硅栅 NMOS NMOS和和PMOSPMOS在阈值电压、在阈值电压、沟道长度禾沟道掺杂等多方面对称。沟道长度禾沟道掺杂等多方面对称。硅栅工艺多晶硅，原是绝缘体，通过重掺杂扩散增加载流子将其变为*自对准技术2024/7/212024/7/2173*是是一种在晶圆片上用单个掩膜形成不同区域一种在晶圆片上用单个掩膜形成不同区域的的的的多层结构的技术多层结构的技术，是，是一种可将两次一种可将两次MASKMASK步骤合为步骤合为一次一次，让多个不同区域一次成形的工艺技术让多个不同区域一次成形的工艺技术，被，被称为称为自对准技术自对准技术。*有源区是制作有源区是制作MOSMOS晶体管的区域，晶体管的区域，硅栅工艺是先硅栅工艺是先做栅极再做源、漏区做栅极再做源、漏区硅栅工艺和铝栅工艺的根硅栅工艺和铝栅工艺的根本区别本区别；*先做好硅栅再做源漏区掺杂，栅极下方受硅栅保先做好硅栅再做源漏区掺杂，栅极下方受硅栅保护不会被掺杂护不会被掺杂故：故：在硅栅两侧自然形成高掺杂在硅栅两侧自然形成高掺杂的源、漏区的源、漏区，实现了源栅漏的自对准实现了源栅漏的自对准。自对准技术2023/8/1673是一种在晶圆片上用单个掩膜形*硅栅自对准工艺2024/7/212024/7/2174先利用先利用光刻胶光刻胶保护刻出栅极，再以保护刻出栅极，再以多晶硅多晶硅为掩为掩膜，刻出膜，刻出S S、D D区域；此时多晶硅还是绝缘体或非区域；此时多晶硅还是绝缘体或非良导体；良导体；再经过掺杂，杂质不仅进入硅中形成了再经过掺杂，杂质不仅进入硅中形成了S S和和D D，还进入多晶硅使它成为导电的栅极和栅极引线；还进入多晶硅使它成为导电的栅极和栅极引线；*在硅栅工艺中，在硅栅工艺中，S S、D D、G G是一次掩膜步骤形成是一次掩膜步骤形成的的:硅栅自对准工艺2023/8/1674先利用光刻胶保护刻出栅*Self-aligned Gate*Introduction of ion implantation;75*NMOS instead of PMOS*Polysilicon replaced aluminum for gate:2024/7/212024/7/21 Al alloy cant sustain the high temperature post-implantation anneal；Self-alignedGateIntroduction*硅栅自对准工艺的优点*自对准的，它无需重叠设计自对准的，它无需重叠设计 简化了工艺简化了工艺；减小了电容，减小了电容，提高了器件和电路速度提高了器件和电路速度。2024/7/212024/7/2176*无需重叠设计无需重叠设计消除了多次掩模所引起的对准误消除了多次掩模所引起的对准误差差，提高了套准精度提高了套准精度即减小了晶体管尺寸即减小了晶体管尺寸 增加了集成度增加了集成度。*增加了电路的可靠性增加了电路的可靠性；*当前当前ICIC工艺的一种工艺的一种常用的工艺方法常用的工艺方法。硅栅自对准工艺的优点自对准的，它无需重叠设计2023/8/1*自对准技术及其作用*作用作用：消除了用多次掩模所引起的对准误差消除了用多次掩模所引起的对准误差，使使MOSMOS管的沟道尺寸更精确管的沟道尺寸更精确，寄生电容更小寄生电容