FPGA综合实验项目介绍(电子科技大学).ppt

电子技术综合实验 FPGA 应用设计 主要内容 5.数字频率计综合设计 3.智力抢答器综合设计 4.加速度传感器 的 计步器 综合设计 1.数字跑表综合设计 2.交通灯控制器综合设计 3 数字跑表综合设计 4 指标 1、 跑表精度为 0.01秒 2、 跑表计时范围为： 1小时 3、 设置开始计时 /停止计时 、 复位两个按钮 4、 显示工作方式：用六位 BCD七段数码管显示读数 。 显示格式： 扩展功能： 按键消抖；选手时间分时显示 分 秒 0.01秒 5 系统组成（基本要求） 使能 控制 计 数 器 石英 振荡器 分 频 器 显示 控制 开始 /停止 按键 时 间 显 示 复位 按键 6 系统组成（扩展要求） 消抖 电路 计 数 器 石英 振荡器 分 频 器 显示 控制 开始 /复位 按键 时 间 显 示 选手到终点计 时存 /取按键 数据 锁存 数据 读取 7 内部模块 计数器 分频器 扫描显示及译码控制 开始 /停止使能控制 清零控制 8 提供的标准信号是 48MHz 输出二个信号 1KHz、 100Hz 分频器 模块设计 9 基于计数器方法实现 1 2 3 4 5 1 2 3 4 5 1 2 clkin clkout 10个 主要语句： if clkinevent and clkin = 1 then if cnt = 5 then cnt = 1; clkout =not clkout; else cnt = cnt + 1; end if; end if; 例 if clkinevent and clkin=1 then if cnt=10 then cnt=1; else cnt=cnt+1; end if; end if; end process; clkmid=conv_std_logic_vector(cnt,4); clkout=clkmid(3); 分频器实现原理 10 计数器 单级计数器 计数器级联后 模块设计 11 级联方式：同步级联和异步级联 同步级联原理图： 12 异步级联原理图： 13 模块设计 译码显示控制 8位数码管采用动态扫 描方式 数码管为共阳数码管 G 数码管工作原理 15 显示原理 扫描 计数 CLK 数据 选择 SEL(2:0) MH(3:0) ML(3:0) SH(3:0) SL(3:0) DS(3:0) CS(3:0) 七段 译码器 SIG(3:0) SEG(6:0) G 交通灯控制器综合设计 设计一个十字路口的交通灯控制电路； 东西方向车道和南北方向车道两条交叉道路上的车 辆交替运行，每次通行时间都设为 45秒，时间可设置 修改； 在绿灯转为红灯时，要求黄灯先亮 5秒钟，才能变换 运行车道； 黄灯亮时，要求每秒闪亮一次； 每一种灯亮的时间用数码管进行显示 （采用倒计时法显示）。 功能要求 系统组成 分频器 到计时计数器 信号灯转换器 东西方向 信号灯 南北方向 信号灯 状态图 S 0 S 3 S 2 S 1 G 1 R 2 R 1 G 2 R 1 Y 2 Y 1 R 2 T 1 4 5 T 2 = 4 T 2 = 4 T 2 4 T 1 = 4 5 T 2 4 T 1 = 4 5 T 1 4 5 真值表 分频电路设计 计数器设计 状态转换器设计 时间显示器设计 内部模块 22 智力抢答器综合设计 编号 为 1-6的选手在规定的时间 内（ 10秒）按 键 抢答； 抢中编号锁定显示，其他无效； 主持按键控制清零和开始； 选手抢中后在规定的时间 内（ 30秒）答 提 ; 具有报警提示功能，分别提示抢答开始，有人 抢答，抢答时间到 ，答题 时间到 。报警延时学 号 +500，单位 ms； 23 基本功能 24 模块组成 编码锁存器 抢答定时器 答题定时器 报警延迟器 多路选择器 扫描控制器 25 可编程实现原理框图 主持 按键 时钟 选手 按键 编码 锁存器 抢答 定时器 显示 输出 报警器 报警 输出 答题 定时器 扫描 控制器 多路 选择器 扫描 输出 26 模块设计 编码锁存器 开始信号低电平有效 选手按键为负触发 选手编码输出为七段显示数码信号，共阳管。 27 编码锁存器内部流程 1 START 抢答时间到 编 码 器 XS(5:0) 锁 存 器 Q_Z Q(6:0) S(6:0) QZ 选手输入 开始与清零 抢中信号 SJD_QD 抢中选手号码 选手号码 28 编码锁存器内部流程 2 START 时间到 锁 存 编 码 XS(5:0) S(6:0) Q_Z 选手输入 开始与清零 抢中信号 SJD_QD 抢中选手号码 或 29 模块设计 抢答定时器 开始信号低电平有效 系统时钟 48MHz 计时 5秒，输出数据数码管显示（共阳） 30 抢答定时器内部流程 分 频 器 CLK 倒 计 数 器 1Hz Q(4 0) START QZ SJD_QD 时间到 主持人 抢中 时间数据 48MHz 七 段 译 码 器 DOUT(6:0) 31 模块设计 答题定时器 模块计时启动信号 QZ，来自编码锁存的抢中信号 系统时钟 48MHz 计时 10秒，输出数据数码管显示（共阳） 32 答提定时器内部流程 分 频 器 CLK 倒 计 数 器 1Hz Q(9 0) QZ SJD_DT 时间到 抢中 时间数据 48MHz 七 段 译 码 器 SOUT(6:0) 33 模块设计 报警延迟器 系统时钟 48MHz 报警源： start， qz， sjd_qd， sjd_dt。 报警输出 qz，每个源触发低电平有效，持续 200ms 34 报 警 触 发 START QZ 抢中 SJD_QD 抢答时间到 B_J 报警输出 开始 延 迟 计 时 器 SJD_DT 答题时间到 CLK 系统时钟 48MHZ BJ 报警延迟器内部流程 1 35 报警延迟器内部流程 2 或 与门 报警输出 BJ QZ START 触发 计数延时 1 SJD_QD SJD_DT BJ1 BJ2 BJ3 BJ4 触发 计数延时 2 触发 计数延时 3 触发 计数延时 4 CLK 36 模块设计 多路选择器 数据输入：抢中选手号码，抢答计时，答题计时， 三个数据均是七段码信号。 选择控制： 来自扫描输出的两位信号。 数据输出：数码管七位信号 37 模块设计 扫描控制器 系统时钟 48MHz 输出扫描频率控制在 1KHZ 100KHZ左右 。 38 扫描模块内部流程 分 频 器 CLK 模 8 计 数 器 48KHz S(2:0) 48MHz CLK_1000 39 系统图 加速度传感器计步器综合设计 （ 1） 运用加速度传感器、放大电路以及基于 555定 时器的脉冲整形电路的相关原理，设计一个能够检测步 频加速信号，并将步频加速信号转换成脉冲信号的步频 脉冲产生电路。 （ 2）在步频脉冲产生电路基础之上，设计基于 FPGA的数字系统，完成对步频脉冲信号的计数及扫描 显示。 （ 3）传感电路 输出脉冲高电平 3V 0.5V。 （ 4） 步频计数范围 0 99循环计数，用两个数码管 扫描显示。 任务与指标 系统组成 传感电路（硬件） + 计步器电路（ HDL) 加 速 度 传 感 器 放 大 电 路 5 5 5 整 形 电 路 脉 冲 计 数 模 块 显 示 译 码 模 块 显 示 驱 动 模 块 数 码 管 显 示 电 路 加速度传感电路硬件设计 原理图 加速度传感电路硬件设计 PCB图 加速度传感电路硬件设计 元器件清单 加速度传感电路硬件设计 调试波形 计步器功能 FPGA程序设计 系统模块组成 系统联合调试 49 数字频率计综合设计 功能指标 1、被测输入信号：方波 2、测试频率范围为： 10Hz 100MHz 3、 量程分为三档：第一档：闸门时间为 1S时 ， 最大读数为 999.999KHz 第二档：闸门时间为 0.1S时 ， 最大读数为 9999.99KHz 第三档：闸门时间为 0.01S时 ， 最大读数为 99999.9KHz 4、 显示工作方式： a、 用六位 BCD七段数码管显示读数 。 b、 采用记忆显示方法 c、 实现对高位无意义零的消隐 。 51 频率的概念 频率测量方法 设计方框图 模块设计 设计分析 52 频率的概念 所谓“频率”，就是周期性信号在单 位时间 (1秒 )内变化的次数。若在一定的时 间间隔 T内计数，计得某周期性信号的重 复变化次数为 N，则该信号的频率可表达 为： f = N / T T t 53 频率测量方法 直接测量法 被测 信号 输入 闸门 计数器 放大整形 时基信号 发生器 门控 电路 T T Nf x 54 T T N N f f x x 其中 xTfNN N 11 c c f f T T 称为 1误差 称为 标准频率误差 直接测量法误差 55 周期测量法 频率测量方法 TC CX NTT x f xx Tf /1 56 c c x x T T N N T T 周期测量法误差 其中 xTfNN N 11 称为 1误差 c c C c f f T T 称为 标准频率误差 57 被 测 信 号 输 入 设计方框图 闸门 计数器 放 大 整 形 门控电路 石英 振荡器 锁存器 分频器 闸门 选择 扫描显示 控制子系统 (显示译码 扫描控制 ) 闸门选 择开关 Gate Over 被 测 频 率 显 示 GATE CLEAR LATCH 58 FIN GATE LATCH CLEAR 1秒 测频时序关系 59 分频器的功能是产生所需闸门控 制信号及扫描时钟信号 提供的标准信号是 48MHz 输出四个信号 1Hz， 10Hz， 100Hz， 1KHz 分频器 模块设计 60 闸门选择器 实现对输入的几个闸门信号的手动 选择 输出被选中的闸门信号以及小数点 的控制信号 DP1， DP2， DP3 模块设计 主要语句示例： if se1 = 1 and se10 = 0 and se100= 0 then fref = f1hz; dp1= 0; dp2= 1; dp1= 1; 61 测频控制器 控制整个频率计各模块的工作时序 产生闸门信号 Gate，锁存信号 Latch以及清零信号 Reset 模块设计 主要语句示例： if rising_edge(Bsignal) then G1=not G1; end if; if falling_edge(bsignal) then G2=not G1; end if; gate=G1; latch=G2; 62 频率计数器 单级计数器（ 十进制） 计数器级联后 模块设计 63 级联方式：同步级联和异步级联 同步级联原理图： 64 异步级联原理图： 65 锁存器 实现了对六位计数结果和 溢出信号 over的锁存功能 模块设计 66 设计方框图 被 测 信 号 输 入 闸门 计数器 放 大 整 形 门控电路 石英 振荡器 锁存器 分频器 闸门 选择 显示 控制 (包括显示译 码 和扫描控制 ) 闸门 选择 开关 Gate Over 被 测 频 率 显 示 GATE CLEAR LATCH dp1 dp2 67 显示控制 用频率 1KHz的信号实 现对六位已经锁存的计数 结果的扫描输出 模块设计 68 七段 译码 小数点 控制 消隐 dp se1 se10 se100 Sel(2:0) led(6:0) Freq_value5(3:0) Freq_value0(3:0) Freq_value3(3:0) Freq_value1(3:0) Freq_value2(3:0) Freq_value4(3:0) 数据 选择 Freq_value0(3:0) Freq_value1(3:0) Freq_value2(3:0) Freq_value3(3:0) Freq_value4(3:0) Freq_value5(3:0) 计数器 Clk_1khz dp 1 dp2 hide 显示控制电路组成：