3D封装与硅通孔TSV工艺技术解析ppt课件

,Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,3D封装与TSV工艺技术,3D封装与TSV工艺技术,目录,4,TSV技术简介,1,2,3,5,通孔的形成,晶片减薄,TSV 键合,总结,目录4TSV技术简介1235通孔的形成晶片减薄 TSV 键合,叠层芯片封装技术，简称3D封装，是指在不改变封装体尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上芯片的封装技术，它起源于快闪存储-器(NOIUNAND)及SDRAM的叠层封装。,3D封装,填埋型即将元器件填埋在基板多层布线内或填埋、制作在基板内部。,有源基板型是用硅圆片集成(wafer scale integra-tion,WSI)技术做基板时,先采用一般半导体IC制作方法作一次元器件集成化,形成有源基板,然后再实施多层布线,顶层再安装各种其他IC芯片或元器件,实现3D封装。这一方法是人们最终追求并力求实现的一种3D封装方法。,叠层型是将两个或多个裸芯片或封装芯片在垂直芯片方向上互连形成3D结构,。,3D封装形式,TSV技术简介,叠层芯片封装技术，简称3D封装，是指在不改变封装体尺寸的前提,在各类基板内或多层布线介质层中“埋置”R、C或IC等元器件，最上层再贴装SMC/SMD来实现立体封装。,1.填埋,型3D,封装,TSV技术简介,在各类基板内或多层布线介质层中“埋置”R、C或IC等元器,S,i圆片规模集成(WLS)后的有源基板上再实行多层布线,最上层再贴装SMC/SMD。,2.,有源基板型3D,封装,TSV技术简介,Si圆片规模集成(WLS)后的有源基板上再实行多层布线,3.,叠层型3D封装,封装内的裸片堆叠,（图a）,封装内的封装堆叠或称封装堆叠,（图b）,TSV技术简介,图b,图a,3.叠层型3D封装 封装内的裸片堆叠（图a）TSV技术简介图,3D封装按照封装堆叠及IC裸芯片焊接(键合)技术近二十年来经历着三个重要阶段,如,下图,所示。,有人将TSV技术称之为第四代封装技术,。,是基于微电子装联键合技术从软铅焊、丝焊和芯片凸点倒装焊到通孔互连技术的不断进步发展而言,。,TSV技术简介,3D封装按照封装堆叠及IC裸芯片焊接(键合)技术近二十年来经,TSV(through silicon via)穿透硅通孔技术，简称硅通孔技术,。TSV是利用垂直硅通孔完成芯片间互连的方法,由于连接距离更短、强度更高,它能实现更小更薄而性能更好、密度更高、尺寸和重量明显减小的封装,同时还能用于异种芯片之间的互连。,TSV技术,TSV技术简介,图1所示是4层芯片采用载带封装方法(图 1(a)和采用TSV方法(图1(b)封装的外形比较。,TSV(through silicon via)穿透硅通孔,TSV作为新一代封装技术，是通过在芯片和芯片之间，晶圆和晶圆之间制造垂直导通，实现芯片之间互连的最新技术，能够在三维方向使得堆叠密度最大，而外形尺寸最小，大大改善了芯片速度和低功耗性能。,硅通孔技术(T,S,V)是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的最新技术(见,下图,所示)。与以往的IC封装键合和使用凸点的叠加技术不同，TSV能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，并且大大改善芯片速度和降低功耗的性能。,TSV技术简介,硅通孔技术(TSV),示意图,TSV作为新一代封装技术，是通过在芯片和芯片之间，晶圆和晶圆,TSV的主要技术环节,：,通孔的形成,晶片减薄,TSV 键合,TSV技术被看做是一个必然的互连解决方案，是目前倒装芯片和引线键合型叠层芯片解决方案的很好补充。许多封装专家认为TSV是互连技术的下一阶段。实际上，T,S,V可以很好取代引线键合。,TSV能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，并且大大改善芯片速度和低功耗的性能。因此，业内人士将TSV称为继引线键合(WireBonding)、TAB,（载带自动焊）,和倒装芯片(FC)之后的第四代封装技术。,TSV技术简介,TSV的主要技术环节：TSV技术被看做是一个必然的互连解决方,TSV技术特点,由于TSV工艺的内连接长度可能是最短的，可以减小信号传输过程中的寄生损失和缩短时间延迟。TSV的发展将受到很多便携式消费类电子产品的有力推动，这些产品需要更长的电池寿命和更小的波形系数。芯片堆叠是各种不同类型的电路互相混合的最佳手段，例如将存储器直接堆叠在逻辑器件上方。,TSV技术可以连接两块芯片内的不同核心，还能将处理器和内存等不同部件连在一起，并通过数千个微小的连线传输数据，比如在硅锗芯片中，通过钻出许多细微的孔洞并以钨材料填充，就能得到TSV。,目前的芯片大多使用总线(bus)通道传输数据，容易造成堵塞、影响效率。,更加节能也是TSV的特色之一。据称，TSV可将硅锗芯片的功耗降低大约40。,由于改用垂直方式堆叠成3D芯片，TSV还能大大节约主板空间。尽管目前也有垂直堆叠芯片，但都是通过总线互连，因此不具备TSV的高带宽优势，因为TSV是直接连接项部芯片和底部芯片的。,TSV技术简介,TSV技术特点由于TSV工艺的内连接长度可能是最短的，可以减,TSV互连尚待解决的关键技术难题和挑战：,(1)通孔的刻蚀激光VS,.,深反应离子刻蚀(DRIE)；,(2)通孔的填充材料(多晶硅、铜、钨和高分子导体等)和技术(电镀、化学气相沉积、高分子涂布等)；,(3)工艺流程先通孔(via,-f,irst)或后通孔(,via-l,ast)技术；,(4)堆叠形式晶圆到晶圆、芯片到晶圆或芯片到芯片；,(5)键合方式直接Cu-Cu键合、粘接、直接熔合、焊接和混合等；,(6)超薄晶圆的处理是否使用载体。,TSV技术简介,TSV互连尚待解决的关键技术难题和挑战：TSV技术简介,通孔的形成,通孔制造,TSV 技术的核心是在晶片上加工通孔,。,目前，通孔加工技术主要包括干法刻蚀,、,湿法腐蚀,、,激光钻孔以及光辅助电化学刻蚀四种,。,通孔绝缘,通常氧化物(SiO,2,)绝缘层可以使用硅烷(SiH,4,)或TEOS,（硅酸乙酯）,通过CVD,（化学气相沉积）,工艺沉积获得。,阻挡层、种子层和填镀,铜通孔中,，,TiN粘附/阻挡层和铜种子层都通过溅射来沉积,。由于电镀成本大大低于PVD/CVD，通孔填充一,般采用电镀铜的方法实现。,通孔的形成,包括通孔制造、通孔绝缘以及阻挡层、种子层和填镀,通孔的形成通孔制造通孔的形成包括通孔制造、通孔绝缘以及阻挡层,干法刻蚀是用以等离子体形式存在的气体,进行,薄膜刻蚀的一项技术，具有两个特点：,一，与常态下的气体相比，等离子体中的这些气体的化学活性更强，为了更快的与材料发生反应以实现刻蚀去除的目的，应当根据被刻蚀材料的不同选择合适的气体；,二，为了达到利用物理能量转移实现刻蚀的目的，可以利用电场对等离子体进行引导和加速，使得离子具有一定的能量，当其轰击被刻蚀物表面时，就会击出被刻蚀物材料的原子,。,因此,，,干法刻蚀是晶圆片表面物理和化学两种过程相互平衡的结果，其中干法刻蚀又分为物理性刻蚀 化学性刻蚀以及物理化学性刻蚀三种,.,通孔的形成,干法刻蚀,干法刻蚀是用以等离子体形式存在的气体进行薄膜刻蚀的一项技术，,将晶片放置于液态化学腐蚀液中进行的腐蚀称为,湿法腐蚀,。,在腐蚀过程中，腐蚀液通过化学反映将接触的材料逐步浸蚀溶解掉,。,化学腐蚀的试剂包括很多种，有酸性的碱性的以及有机腐蚀剂等根据选择的腐蚀剂，又分为,各向同性腐蚀,以及,各向异性腐蚀剂,。,干法刻蚀用来刻蚀的气体流量容易控制，刻蚀速度和刻蚀深度可以计算，且侧壁近似垂直状,，,湿法腐蚀由于溶液的浓度会随着反应的进行不断变化，反应速率不易控制，所以渐渐被干法刻蚀所取代 但是湿法腐蚀成本低廉，而且对于同一个图形的硅晶圆在同样浓度溶液中的腐蚀过程是可以重复的,。,通孔的形成,湿法腐蚀,湿法腐蚀示意图,将晶片放置于液态化学腐蚀液中进行的腐蚀称为湿法腐蚀。在腐蚀过,由于激光具有高能量，高聚焦等特性，依据光热烧蚀和光化学裂蚀原理形成,。,目前常用的两种激光钻孔方式,:,CO,2,激光钻孔,，,UV 激光钻孔,。,CO,2,激光钻孔,是由光热烧蚀机理在极短的时间以波大于 760nm 的红外光将有机板材予以强热熔化或汽化，使之被持续移除而成孔,。,UV 激光钻孔,利用光化学裂蚀机理，通过发射位于紫外线区的，激光波长小于 400nm 的高能量光子，使基板材料中长分子链高分子有机化合物的化学键撕裂，在众多碎粒体积增大和外力抽吸下，使基材被快速移除，从而形成微孔,。,U,V,激光钻孔不需要烧蚀的盲孔进行除胶渣工序，但是其加工方式为单孔逐次加工，在加工效率方面大大落后于 CO,2,激光钻孔，一般 CO,2,激光钻孔的速率是 UV 激光的 45 倍,。,通孔的形成,激光钻孔,由于激光具有高能量，高聚焦等特性，依据光热烧蚀和光化学裂蚀原,电化学刻蚀是一种采用液态腐蚀剂的湿法腐蚀工艺，它属于湿法刻蚀技术,，,必须有空穴的参与才能实现硅溶解的过程，为了实现定点刻蚀，通过光生空穴并控制空穴的输运过程将空穴输送到反应点，这就是所谓的,光辅助电化学刻蚀技术,。,此方面主要利用光生载流子效应产生空穴,，,且产生的空穴具有可控性，因此，采用该方法能够实现较高的深宽比，理论上通常可以达到 200 以上,。,通孔的形成,光辅助电化学刻蚀,电化学刻蚀是一种采用液态腐蚀剂的湿法腐蚀工艺，它属于湿法刻蚀,芯片减薄,无论堆叠形式和连线方式如何改变，在封装整体厚度不变甚至有所降低的趋势下，堆叠中所用各层芯片的厚度就不可避免的需要被减薄。,一般来说，较为先进的多层封装使用的芯片厚度都在100,m,以下。,长远来说，根据目前的路线图在2010年左右，芯片厚度将达到25m左右的近乎极限厚度，堆叠的层数达到10层以上。即使不考虑多层堆叠的要求，单是芯片间的通孔互连技术就要求上层芯片的厚度在2030m，这是现有等离子开孔及金属沉积技术所比较适用的厚度，同时也几乎仅仅是整个器件层的厚度。,因此，硅片的超薄化工艺(50m)将在封装技术中扮演越来越重要的角色，其应用范围也会越来越广泛。,芯片减薄背景,芯片减薄无论堆叠形式和连线方式如何改变，在封装整体厚度不变甚,减薄技术面临的首要挑战,就是超薄化工艺所要求的50m的减薄能力。传统上，减薄工艺仅仅需要将硅片从晶圆加工完成时的原始厚度减薄到300400m。在这个厚度上，硅片仍然具有相当的厚度来容忍减薄工程中的磨削对硅片的损伤及内在应力，同时其刚性也足以使硅片保持原有的平整状态。,另外，随着微电子工业的迅猛发展，圆片直径越来越大，当150mm、200mm甚至300mm圆片被减薄到150m以下时，圆片翘曲和边缘损伤问题变得尤为严重。,超薄化工艺的主要问题有两方面：,(1)磨片工艺产生的损伤层的去除及应力的减小；,(2)磨片工艺到划片膜张贴工艺之间各工序间硅片的传运。,芯片减薄,减薄技术面临的首要挑战就是超薄化工艺所要求的50m的减薄,目前业界的主流解决方案是采用东京精密公司所率先倡导的一体机思路，将硅片的磨削、抛光、保护膜去除、划片膜粘贴等工序集合在一台设备内，通过独创的机械式搬送系统使硅片从磨片一直到粘贴划片膜为止始终被吸在真空吸盘上，始终保持平整状态。当硅片被粘贴到划片膜上后，比划片膜厚还薄的硅片会顺从膜的形状而保持平整，不再发生翘曲、下垂等问题，从而解决了搬送的难题。,一体机示意图(东京精密PG200300),芯片减薄,目前业界的主流解决方案是采用东京精密公司所率先倡导的一体机思,芯片减薄,机械研磨和化学机械抛光还可能会在硅晶圆表面产生严重的内应力，这些应力会引发弯曲和翘曲。同时，由于是先用铜将 TSV填满后进行 CMP工艺这样在过 程中铜和硅容易发生扩散而且破坏绝缘层，从而破坏 TSV互连。,针对以上问题，袁娇娇等人研究通过,对,硅晶圆进行局部,减薄来实现的局部减薄,，,