微机原理与接口技术第2章3sy

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,杭州电子科技大学 生仪学院,微机原理与接口技术,10/22/2024,1,第二章 8086系统结构,8086CPU,内部结构,8086CPU,引脚及功能,8086CPU,存储器组织,8086CPU,系统配置,8086CPU,时序,10/22/2024,2,学习时序的目的:,加深对指令执行过程及计算机工作原理的了解。,设计接口时，需考虑各引脚信号在时序上的配合,。,有关概念介绍,时序图,10/22/2024,3,2-5 8086CPU时序,概述,系统的复位和启动,最小模式下的总线操作,最小模式下的总线保持,主 要 内 容,第二章 8086系统结构,8086CPU时序,10/22/2024,4,概述,概述,概念：,计算机工作过程,：在时钟脉冲CLK统一控制下的指令执行过程。,8086的时钟频率为5MHz，时钟周期或T状态为200ns。,指令周期,（,Instruction Cycle,）：,执行一条指令所需的时间称为指令周期。不同指令的指令周期的长短是不同的,一个指令周期由几个总线周期组成,。,总线周期,（,Bus Cycle,）：,BIU,完成一次访问存储器或,I/O,端口操作所需要的时间，称作一个总线周期。,一个总线周期由几个,T,状态组成,。,时钟周期,(Clock Cycle),：,CPU,的时钟频率的倒数，也称,T,状态。,第二章 8086系统结构,8086CPU时序,10/22/2024,5,注意：,在80868088CPU中，每个,总线周期,至少包含,4,个时钟周期(T1T4)，一般情况下，在总线周期的,T1,状态传送地址，,T2T4,状态传送数据。,第二章 8086系统结构,8086CPU时序,概述,10/22/2024,6,系统的复位与启动,复位信号,：通过,RESET,引脚上的触发信号来引起,8086,系统复位和启动，,RESET,至少维持,4,个时钟周期,的高电平。,复位操作：,当,RESET,信导变成高电平时，,8086,8088CPU,结束现行操作，各个内部寄存器复位成初值。,标志寄存器,清零,指令寄存器,0000H,CS寄存器,FFFFH,DS寄存器,0000H,SS寄存器,0000H,ES寄存器,0000H,指令队列,变空,其它寄存器,0000H,第二章 8086系统结构,8086CPU时序,系统的复位与启动,10/22/2024,7,复位后程序执行：,代码段寄存器,CS=FFFFH,，,指令指针,IP=0,，,从内存的,FFFF0H,处开始执行指令,。在,FFFF0,处存放了一条无条件转移指令，转移到系统引导程序的入口处，这样系统启动后就自动进入系统程序。,可屏蔽中断被屏蔽：,标志寄存器被,清,0,，程序中要用指令,STI,来设置中断允许标志。,第二章 8086系统结构,8086CPU时序,系统的复位与启动,10/22/2024,8,CLK,RESET,复位,内部,RESET,三态门,输出信号,浮空,不作用状态,第二章 8086系统结构,8086CPU时序,系统的复位与启动,10/22/2024,9,在RESET信号变成高电平后，经过一个时钟周期，所有的三态输出线被设置成高阻，并一直维持,高阻状态,(浮空)，直到RESET信号回到低电平为止。但在高阻状态的前半个时钟周期，三态输出线被置成,不作用状态,，当时钟信号又变成高电平时，才置成高阻状态。,置成高阻状态的三态输出线包括：,AD,15,AD,0,、A,19,/S,6,A,16,/S,3,、BHE/S,7,、M/IO、DT/R、DEN、WR、RD和INTA,。,另外有几条控制线在复位之后处于无效状态，但不浮空，它们是：,ALE、HLDA、RQ/GT,0,、RQ/GT,1,、QS,0,、QS,1,。,第二章 8086系统结构,8086CPU时序,系统的复位与启动,10/22/2024,10,系统的复位与启动(,动画演示,),第二章 8086系统结构,8086CPU时序,10/22/2024,11,最小模式下的总线操作,(1)读总线周期（动画）,第二章 8086系统结构,8086CPU时序,最小模式下的总线操作,10/22/2024,12,读总线周期,一个最基本的读总线周期包含4个T状态，即,T,1,、T,2,、T,3,、T,4,，在存储器和外设速度较慢时，在T,3,后可插入1个或几个等待状态T,w,。,第二章 8086系统结构,8086CPU时序,最小模式下的总线操作,10/22/2024,13,T,1,状态,：,M/IO,信号在,T1,状态有效，指出,CPU,是从内存还是从,I/O,端口读取数据。,M/IO,信号的有效电平一直保持到总线周期结束的,T4,状态。,T,1,状态开始，,20,位地址信号通过,多路复用总线,输出，指出要读取的存储器或,I/O,瑞口的地址。高,4,位地址从,A,19,/S,6,A,16,/S,3,地址状态线送出，低,16,位从,AD,15,AD,0,地址数据线送出。,ALE,引脚上输出一个正脉冲作地址锁存信号。在,T,1,状态结束时，,M/IO,信号，地址信号均已有效，,ALE,的,下降沿,用作,锁存器,8282,的选通信号，使地址锁存。,BHE,信号有效，作为奇地址存储体的选体信号，配合地址信号可实现存储单元的寻址，它表示高,8,位数据线上的数据有效。,系统中若接有数据总线收发器,8286,时，在,T,1,状态，,DT/R,端输出,低电平,，表示本总线周期为读周期，用,DT/R,去控制,8286,接收数据。,第二章 8086系统结构,8086CPU时序,最小模式下的总线操作,10/22/2024,14,T,2,状态,：,地址信号消失，,A,19,/S,6,A,16,/S,3,引脚上输出状态信息,S,6,S,3,，,指出当前正在使用的段寄存器及中断允许情况。,低位地址线,AD,15,AD,0,进入高阻状态，为读取数据作准备,。,BHE/S,7,变成高电平，输出状态信息,S,7,，,S,7,在设计中未赋于实际意义。,RD,信号有效，送到所有的存储器和,I/O,端口，但只选通地址有效的存储单元和,I/O,端口，使之能读出数据。,若系统中接有,8286,，,DEN,信号在,T2,状态有效，作为,8286,的选通信号，使数据通过,8286,传送。,第二章 8086系统结构,8086CPU时序,最小模式下的总线操作,10/22/2024,15,T,3,状态：,T3,状态一开始，,CPU,采样,READY,信号,，若此信号为低电平表示系统中所连接的存储器或外设工作速度较慢，数据没有准备好，要求,CPU,在,T3,和,T4,状态之间再插入一个,TW,状态。,READY,是通过时钟发生器,8284,传递给,CPU,的。,当,READY,信号有效时，,CPU,读取数据。在,DEN,0,、,DT/R,0,的控制下，内存单元或,I/O,端门的数据通过数据收发器,8286,送到数据总线,AD15AD0,上。,CPU,在,T3,周期结束时，读取数据。,S3S4,指出了当前访问哪个段寄存器，若,S3S4,10,，,表示访问,CS,段，读取的是指令，,CPU,将它送入指令队列中等待执行，否则读取的是数据，送入,ALU,进行运算。,第二章 8086系统结构,8086CPU时序,最小模式下的总线操作,10/22/2024,16,T,w,状态：,CPU在每个TW状态的前沿对READY信号采样，若为低电平继续插入T,W,状态。当在TW状态采样到READY信号为高电平时，在当前TW状态执行完，进入T,4,状态，在最后一个T,W,状态，数据肯定已出现在数据总线上，此时TW状态的动作与T,3,状态一样。CPU采样数据线AD,15,AD,0,。,T,4,状态：,CPU在T,3,与T,4,状态的交界处采样数据。然后,在T,4,状态的后半周期，数据从数据总线上撤除，各个控制信号和状态信号线进入无效状态，,DEN无效，总线收发器不工作，一个读总线周期结束。,第二章 8086系统结构,8086CPU时序,最小模式下的总线操作,10/22/2024,17,(2)写总线周期,第二章 8086系统结构,8086CPU时序,最小模式下的总线操作,10/22/2024,18,T,1,状态：,M/IO信号有效，指出CPU将数据写入内存还是I/O端口；CPU给出写入存储单元或I/O端口的20位物理地址；地址锁存信号ALE有效，选存储体信号BHE、A0有效，DT/R变高平，表示本总线周期为写周期。,T,2,状态：,地址撤消，S,6,S,3,状态信号输出；,数据从CPU送到数据总线AD,15,AD,0,，,WR写信号有效；DEN信号有效，作为数据总线收发器8286的选通信号。,第二章 8086系统结构,8086CPU时序,最小模式下的总线操作,10/22/2024,19,T,3,状态：,CPU,采样READY,线，若READY信号无效，插入一个到几个TW状态，直到READY信号有效存储器或I/O设备从数据总线上取走数据。,T,4,状态：,从,数据总线上撤消数据，各控制信号和状态信号线变成无效,；DEN信号变成高电平，总线收发器不工作。,第二章 8086系统结构,8086CPU时序,最小模式下的总线操作,10/22/2024,20,几点不同之处（写总线周期与读总线周期）：,在,T,1,状态，,DT/R,信号为高电平,，表示本总线周期为写周期，即,CPU,将数据写入存储单元或,I/O,端口。,在,T,2,状态，,地址信号发出后，,CPU,立即向地址,/,数据总线,AD,15,AD,0,发出数据，,数据信号保持到,T,4,状态的中间，使存储器或外设一旦准备好即可从数据总线取走数据。,写信号为,WR(,代替,RD),，在,T,2,状态有效，维持到,T,4,状态，选通存储器或,I/O,端口的写入。,第二章 8086系统结构,8086CPU时序,最小模式下的总线操作,10/22/2024,21,8088CPU,I/O端口、存储器读周期时序图,CLK,T,1,T,2,T,3,T,4,A,19,A,16,/S,6,S,3,IO/M,A,15,A,8,AD,7,AD,0,ALE,RD,DT/R,DEN,S,6,S,3,A,7,A,0,A,19,A,16,D,7,D,0,高 IO,低 M,10/22/2024,22,A,7,A,0,WR,CLK,A19A16/S6S3,T,1,T,2,T,3,T,4,IO/M,A15A8,DT/R,DEN,A,19,A,16,高 IO,低 M,S,6,S,3,AD7AD0,ALE,D,7,D,0,8088CPU,I/O端口、存储器写周期时序图,10/22/2024,23,课堂小结,重点：,掌握8086最小工作模式下读、写时序的区别,P56,：,15，16，17，18，20,作业：,10/22/2024,24,