第6章 时序逻辑电路

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第,6,章 时序逻辑电路,学习要点：,时序电路的分析方法和设计方法,计数器、寄存器等中规模集成电路的逻辑功能和使用方法,第,6,章 时序逻辑电路,6.1,时序逻辑电路的分析与设计方法,6.2,计数器,6.3,寄存器,6.4,顺序脉冲发生器,退出,6.1,时序逻辑电路的分析与设计方法,6.1.1,时序逻辑电路概述,退出,6.1.2,时序逻辑电路的分析方法,6.1.3,时序逻辑电路的设计方法,6.1.1,时序逻辑电路概述,1,、时序电路的特点,时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。,2,、时序电路逻辑功能的表示方法,时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图,6,种方式表示，这些表示方法在本质上是相同的，可以互相转换。,逻辑表达式有：,输出方程,状态方程,激励方程,3,、时序电路的分类,（,1,）根据时钟分类,同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。,异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。,（,2,）,根据输出分类,米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。,穆尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。,电路图,时钟方程、驱动方程和输出方程,状态方程,状态图、状态表或时序图,判断电路逻辑功能,1,2,3,5,6.1.2,时序逻辑电路的分析方法,时序电路的分析步骤：,计算,4,例,时钟方程：,输出方程：,输出仅与电路现态有关，为时序电路。,同步时序电路的时钟方程可省去不写。,驱动方程：,1,写方程式,2,求状态方程,JK,触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,3,计算、列状态表,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0 0 1,0 1 1,1 0 1,1 1 1,0 0 0,0 1 0,1 0 0,1 1 0,0,0,0,0,1,1,0,0,4,画状态图、时序图,状态图,5,电路功能,时序图,有效循环的,6,个状态分别是,0,5,这,6,个十进制数字的格雷码，并且在时钟脉冲,CP,的作用下，这,6,个状态是按递增规律变化的，即：,000001011111110100000,所以这是一个用格雷码表示的六进制同步加法计数器。当对第,6,个脉冲计数时，计数器又重新从,000,开始计数，并产生输出,Y,1,。,例,输出方程：,输出与输入有关，为米利型时序电路。,同步时序电路，时钟方程省去。,驱动方程：,1,写方程式,2,求状态方程,T,触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,3,计算、列状态表,4,5,电路功能,由状态图可以看出，当输入,X,0,时，在时钟脉冲,CP,的作用下，电路的,4,个状态按递增规律循环变化，即：,0001101100,当,X,1,时，在时钟脉冲,CP,的作用下，电路的,4,个状态按递减规律循环变化，即：,0011100100,可见，该电路既具有递增计数功能，又具有递减计数功能，是一个,2,位二进制同步可逆计数器。,画状态图时序图,例,电路没有单独的输出，为穆尔型时序电路。,异步时序电路，时钟方程：,驱动方程：,1,写方程式,2,求状态方程,D,触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,3,计算、列状态表,4,5,电路功能,由状态图可以看出，在时钟脉冲,CP,的作用下，电路的,8,个状态按递减规律循环变化，即：,000111110101100011010001000,电路具有递减计数功能，是一个,3,位二进制异步减法计数器。,画状态图、时序图,设计要求,原始状态图,最简状态图,画电路图,检查电路能否自启动,1,2,4,6,6.1.3,时序逻辑电路的设计方法,时序电路的设计步骤：,选触发器，求时钟、输出、状态、驱动方程,5,状态分配,3,化简,例,1,建立原始状态图,设计一个按自然态序变化的,7,进制同步加法计数器，计数规则为逢七进位,，,产生一个进位输出。,状态化简,2,状态分配,3,已经最简。,已是二进制状态。,4,选触发器，求时钟、输出、状态、驱动方程,因需用,3,位二进制代码，选用,3,个,CP,下降沿触发的,JK,触发器，分别用,FF,0,、,FF,1,、,FF,2,表示。,由于要求采用同步方案，故时钟方程为：,输出方程：,状态方程,不化简，以便使之与,JK,触发器的特性方程的形式一致。,比较，得驱动方程：,电路图,5,检查电路能否自启动,6,将无效状态,111,代入状态方程计算：,可见,111,的次态为有效状态,000,，电路能够自启动。,设计一个串行数据检测电路，当连续输入,3,个或,3,个以上,1,时，电路的输出为,1,，其它情况下输出为,0,。例如：,输入,X,101100111011110,输入,Y,000000001000110,例,1,建立原始状态图,S,0,S,1,S,2,S,3,设电路开始处于初始状态为,S,0,。,第一次输入,1,时，由状态,S,0,转入状态,S,1,，,并输出,0,；,1/,0,X/Y,若继续输入,1,，由状态,S,1,转入状态,S,2,，,并输出,0,；,1/,0,如果仍接着输入,1,，由状态,S,2,转入状态,S,3,，,并输出,1,；,1/1,此后若继续输入,1,，电路仍停留在状态,S,3,，,并输出,1,。,1/1,电路无论处在什么状态，只要输入,0,，都应回到初始状态，并输出,0,，以便重新计数。,0/0,0/0,0/0,0/0,原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。,状态化简,2,状态分配,3,所得原始状态图中，状态,S,2,和,S,3,等价。因为它们在输入为,1,时输出都为,1,，且都转换到次态,S,3,；,在输入为,0,时输出都为,0,，且都转换到次态,S,0,。,所以它们可以合并为一个状态，合并后的状态用,S,2,表示。,S,0,=00S,1,=01S,2,=10,4,选触发器，求时钟、输出、状态、驱动方程,选用,2,个,CP,下降沿触发的,JK,触发器，分别用,FF,0,、,FF,1,表示。采用同步方案，即取：,输出方程,状态方程,比较，得驱动方程：,电路图,5,检查电路能否自启动,6,将无效状态,11,代入输出方程和状态方程计算：,电路能够自启动。,例,设计一个异步时序电路，要求如右图所示状态图。,4,选触发器，求时钟、输出、状态、驱动方程,选用,3,个,CP,上升沿触发的,D,触发器，分别用,FF,0,、,FF,1,、,FF,2,表示。,输出方程,次态卡诺图,时钟方程：,FF,0,每输入一个,CP,翻转一次，只能选,CP,。,选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。,FF,1,在,t,2,、,t,4,时刻翻转，可选,Q,0,。,FF,2,在,t,4,、,t,6,时刻翻转，可选,Q,0,。,电路图,5,检查电路能否自启动,6,将无效状态,110,、,111,代入输出方程和状态方程计算：,电路能够自启动。,特性方程：,本节小结：,时序电路的特点是：在任何时刻的输出不仅和输入有关，而且还决定于电路原来的状态。为了记忆电路的状态，时序电路必须包含有存储电路。存储电路通常以触发器为基本单元电路构成。,时序电路可分为同步时序电路和异步时序电路两类。它们的主要区别是，前者的所有触发器受同一时钟脉冲控制，而后者的各触发器则受不同的脉冲源控制。,时序电路的逻辑功能可用逻辑图、状态方程、状态表、卡诺图、状态图和时序图等,6,种方法来描述，它们在本质上是相通的，可以互相转换。,时序电路的分析，就是由逻辑图到状态图的转换；而时序电路的设计，在画出状态图后，其余就是由状态图到逻辑图的转换。,6.2,计数器,6.2.1,二进制计数器,退出,6.2.2,十进制计数器,6.2.3 N,进制计数器,在数字电路中，能够记忆输入脉冲个数的电路称为计数器。,计数器,二进制计数器,十进制计数器,N,进制计数器,加法计数器,同步计数器,异步计数器,减法计数器,可逆计数器,加法计数器,减法计数器,可逆计数器,二进制计数器,十进制计数器,N,进制计数器,6.2.1,二进制计数器,1,、二进制同步计数器,3,位二进制同步加法计数器,选用,3,个,CP,下降沿触发的,JK,触发器，分别用,FF,0,、,FF,1,、,FF,2,表示。,状态图,输出方程：,时钟方程：,时序图,FF,0,每输入一个时钟脉冲翻转一次,FF,1,在,Q,0,=1,时，在下一个,CP,触发沿到来时翻转。,FF,2,在,Q,0,=Q,1,=1,时，在下一个,CP,触发沿到来时翻转。,电路图,由于没有无效状态，电路能自启动。,推广到,n,位二进制同步加法计数器,驱动方程,输出方程,3,位二进制同步减法计数器,选用,3,个,CP,下降沿触发的,JK,触发器，分别用,FF,0,、,FF,1,、,FF,2,表示。,状态图,输出方程：,时钟方程：,时序图,FF,0,每输入一个时钟脉冲翻转一次,FF,1,在,Q,0,=0,时，在下一个,CP,触发沿到来时翻转。,FF,2,在,Q,0,=Q,1,=0,时，在下一个,CP,触发沿到来时翻转。,电路图,由于没有无效状态，电路能自启动。,推广到,n,位二进制同步减法计数器,驱动方程,输出方程,3,位二进制同步可逆计数器,设用,U/D,表示加减控制信号，且,U/D,0,时作加计数，,U/D,1,时作减计数，则把二进制同步加法计数器的驱动方程和,U/D,相与，把减法计数器的驱动方程和,U/D,相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。,输出方程,电路图,4,位集成二进制同步加法计数器,74LS161/163,CR=0,时异步清零。,CR=1,、,LD=0,时同步置数。,CR=LD=1,且,CP,T,=CP,P,=1,时，按照,4,位自然二进制码进行同步二进制计数。,CR=LD=1,且,CP,T,CP,P,=0,时，计数器状态保持不变。,74LS163,的引脚排列和,74LS161,相同，不同之处是,74LS163,采用同步清零方式。,双,4,位集成二进制同步加法计数器,CC4520,CR=1,时，异步清零。,CR=0,、,EN=1,时，在,CP,脉冲上升沿作用下进行加法计数。,CR=0,、,CP=0,时，在,EN,脉冲下降沿作用下进行加法计数。,CR=0,、,EN=0,或,CR=0,、,CP=1,时，计数器状态保持不变。,4,位集成二进制同步可逆计数器,74LS191,U/D,是加减计数控制端；,CT,是使能端；,LD,是异步置数控制端；,D,0,D,3,是并行数据输入端；,Q,0,Q,3,是计数器状态输出端；,CO/BO,是进位借位信号输出端；,RC,是多个芯片级联时级间串行计数使能端，,CT,0,，,CO/BO,1,时，,RC,CP,，由,RC,端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。,4,位集成二进制同步可逆计数器,74LS193,CR,是异步清零端，高电平有效；,LD,是异步置数端，低电平有效；,CP,U,是加法计数脉冲输入端；,CP,D,是减法计数脉冲输入端；,D,0,D,3,是并行数据输入端；,Q,0,Q,3,是计数器状态输出端；,CO,是进位脉冲输出端；,BO,是借位脉冲输出端；多个,74LS193,级联时，只要把低位的,CO,端、,BO,端分别与高位的,CP,U,、,CP,D,连接起来，各个芯片