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单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,共,122,页,*,可测性设计及,DFT,软件的使用,2024/10/8,共,122,页,2,System Production,Design Specification,Design Entry,RTL Simulation,Design Synthesis,Gate Level Simulation,Place&Route,Timing Analysis,In-System Verification,Design Modification,DFTC TetraMax,2024/10/8,共,122,页,3,Outline,DFT,基础,故障覆盖率提高方法,DFTCompile,生成扫描链,TetraMAX,生成,ATPG,设计实例,2024/10/8,共,122,页,4,DFT,基础,测试,DFT,故障模型,ATPG,DFT,常用方法,2024/10/8,共,122,页,5,测试,(1-3),CMOS,反相器,中的物,理缺陷,2024/10/8,共,122,页,6,测试,(2-3),目前的,产品测,试方法,2024/10/8,共,122,页,7,测试,(3-3),ATE,2024/10/8,共,122,页,8,DFT,基础,测试,DFT,故障模型,ATPG,DFT,常用方法,2024/10/8,共,122,页,9,DFT(Design For Test),controllability,observability,2024/10/8,共,122,页,10,DFT,基础,测试,DFT,故障模型,ATPG,DFT,常用方法,2024/10/8,共,122,页,11,故障模型,物理故障逻辑故障,封装引脚间的漏电或短路 单一固定故障,芯片焊接点到管脚连线断裂延时故障,表面玷污、含湿气静态电流故障,金属层迁移、应力、脱皮,金属层开路、短路,2024/10/8,共,122,页,12,单一固定故障,2024/10/8,共,122,页,13,等价故障,(1/3),2024/10/8,共,122,页,14,等价故障,(2/3),2024/10/8,共,122,页,15,等价故障,(3/3),NAND,的输入,SA0,和输出的,SA1,效果等效,A,SA0,B,SA0,Y,SA1,是一个等效故障集,2024/10/8,共,122,页,16,故障压缩,2024/10/8,共,122,页,17,不可测故障,2024/10/8,共,122,页,18,DFT,基础,测试,DFT,故障模型,ATPG,DFT,常用方法,2024/10/8,共,122,页,19,ATPG,ATPG Automatic Test Pattern Generator,D,算法,PODEM(Goel),FAN(Fujiwara,和,Shimono),高级算法,2024/10/8,共,122,页,20,D,算法,2024/10/8,共,122,页,21,D,算法,-activate the SA0 fault,2024/10/8,共,122,页,22,D,算法,-propagate fault effect,2024/10/8,共,122,页,23,D,算法,-anatomy of a test pattern,2024/10/8,共,122,页,24,D,算法,-record the test pattern,2024/10/8,共,122,页,25,DFT,基础,测试,DFT,故障模型,ATPG,DFT,常用方法,2024/10/8,共,122,页,26,DFT,常用方法,功能点测试,需在每个测试点增加可控的输入和输出，,I/O,增加,扫描测试,结构化的,DFT,技术，全扫描和部分扫描,内建自测试,消除了对,ATE,的存储能力和频率的限制，更具发展潜力,2024/10/8,共,122,页,27,扫描测试,(1/3),SMIC,工艺库,AREA(m,2,）,FFDQRHDLX,63.2,FFSDQRHDLX,79.83,增加百分比,26.3%,2024/10/8,共,122,页,28,扫描测试,(2/3),2024/10/8,共,122,页,29,扫描测试,(3/3),大多数的工艺库都提供,D,JK,主从触发器的等效,multiplexed flip-flop,。,一些工艺库还会提供,D,锁存器的等效,multiplexed flip-flop,，这时若,D,锁存器工作于功能模式，则为电平触发，而在测试模式下则为边沿触发。,2024/10/8,共,122,页,30,全扫描,设计中的所有触发器都可控制和可观察,最广泛使用的一种方法,快速,ATPG,生成,(,组合,ATPG),达到很高的故障覆盖率,(95%),需要很长的测试时间,2024/10/8,共,122,页,31,部分扫描,只有一部分触发器转换成可扫描触发器,应用于对性能和面积敏感的设计,需要额外的计算,(,时序,ATPG),故障覆盖率不可测,2024/10/8,共,122,页,32,内建自测试,内建了测试生成、施加、分析和测试控制结构,一般包含,BIST,控制器、测试向量生成器,(TPG),和响应分析器,(SA),减少对外部测试设备的需求，可以实现全速测试,2024/10/8,共,122,页,33,SRAM,BIST,电路,框图,March,算法,(1/2),2024/10/8,共,122,页,34,2024/10/8,共,122,页,35,March,算法,(2/2),Logic BIST,2024/10/8,共,122,页,36,TPG:LFSR,SA:MISR,LFSR,2024/10/8,共,122,页,37,特征多项式为：,当,f(x),不可约且能整除多项式,1+x,k,(k=2,n,-1),，,但不能整除,1+x,m,(m2,n,-1),时称为本原多项式。,本原多项式可以产生最大的随机序列，即,m,序列，其周期为,2,n,-1,。,MISR(Multiple-Input Signature Register),2024/10/8,共,122,页,38,1.,LFSR,为线性系统，所以遵守叠加原理，把所有电路输出的响应叠加到同一个,LFSR,上做响应压缩，则最终的余数是由所有电路输出形成的余数的和。,2.,解决了用于响应压缩的,LFSR,在输出较多时严重硬件开销的难题；,ISCAS89 Benchmark Circuits,North Carolina,州立大学微电子中心从世界各地（包括企业和研究机构）广泛征集到的；,应用于时序电路的可测性分析，可作为,ATPG,性能的评估标准，亦广泛应用于故障模拟、形式验证、逻辑综合等多个领域；,包含,42,个数字时序电路，规模和复杂度各有不同，电路涉及到乘法器、交通灯控制、真实芯片、高级综合后的控制器、数字分步乘法器、,PLD,器件等。,2024/10/8,共,122,页,39,ISCAS89,基准,时序,电路,集的,构成,及,主要,参数,2024/10/8,共,122,页,40,HOPEFault Simulator,美国弗吉尼亚理工大学的,Bradley,电气计算机工程系开发的一个教学和研究软件,同步时序电路非常有效的故障仿真器,引入了并行故障仿真技术,并采用一些算法来减少并行仿真时间；,支持固定故障模型,基于,linux,系统，易于掌握,2024/10/8,共,122,页,41,2024/10/8,共,122,页,42,Outline,DFT,基础,故障覆盖率提高方法,DFTCompile,生成扫描链,TetraMAX,生成,ATPG,设计实例,2024/10/8,共,122,页,43,门控时钟问题,2024/10/8,共,122,页,44,时钟分频问题,2024/10/8,共,122,页,45,内部复位问题,(1/3),2024/10/8,共,122,页,46,内部复位问题,(2/3),2024/10/8,共,122,页,47,内部复位问题,(3/3),2024/10/8,共,122,页,48,双向引脚方向控制问题,(1/4),2024/10/8,共,122,页,49,双向引脚方向控制问题,(2/4),2024/10/8,共,122,页,50,双向引脚方向控制问题,(3/4),2024/10/8,共,122,页,51,双向引脚方向控制问题,(4/4),2024/10/8,共,122,页,52,Outline,DFT,基础,故障覆盖率提高方法,DFTCompile,生成扫描链,TetraMAX,生成,ATPG,设计实例,2024/10/8,共,122,页,53,DFT Compiler,Synopsys,公司的集成于,Design Compiler,的先进测试综合工具,独创的“一遍测试综合”技术,功能强大的扫描式可测性设计分析、综合和验证技术,支持,RTL,级、门级的扫描测试设计规则检查，以及给予约束的扫描链插入和优化,2024/10/8,共,122,页,54,启动命令,source/opt/demo/synopsys.env,design_vision&,2024/10/8,共,122,页,55,Design Flow,2024/10/8,共,122,页,56,Overview of DFTC Flow,2024/10/8,共,122,页,57,Specify Default Values,2024/10/8,共,122,页,58,1.Scan-Ready Synthesis,2024/10/8,共,122,页,59,2.Set ATE Configuration,2024/10/8,共,122,页,60,Set ATE Configuration-create clock,2024/10/8,共,122,页,61,3.Pre-Scan Check,2024/10/8,共,122,页,62,4.Scan Specification,2024/10/8,共,122,页,63,Type of Scan Clock,2024/10/8,共,122,页,64,Custom Scan Path(1/2),2024/10/8,共,122,页,65,Custom Scan Path(2/2),2024/10/8,共,122,页,66,Specify Scan Enable,2024/10/8,共,122,页,67,Specify Scan Chain Signals,2024/10/8,共,122,页,68,Scan Chain Port,2024/10/8,共,122,页,69,Guidelines for Scan Ports,2024/10/8,共,122,页,70,Remove Scan Specification,Adaptive Scan,随着,IC,设计进步到,130nm,以下工艺且设计规模越来越大，,DFT,向量验证时间越来越长，所需,ATE,内存越来越高，因而,Synopsys,公司的,Adaptive Scan,压缩即自适应扫描压缩技术应运而生。它使用了一种并行扫描链结构，从而大大减少了测试向量，缩短了链长，并且可以根据设计需要自如的选择压缩比率；另一特点是它的串行并行转换电路均使用组合逻辑电路，没有时序逻辑单元，不必为插入测试逻辑考虑时钟平衡问题。,相较于传统的,DFT,流程，,Adaptive Scan,压缩设计流程可兼容于其中，在构建扫描链配置之时，增加了以下几条命令：,set_dft_configuration scan_compression enable,定义扫描压缩使能；,set_scan_compression_configuration minimum_compression 6,设置最小压缩比率；,set_dft_signal view spec type TestMode port compress_mode active_state
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