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单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第一章 计算机系统概论,1.,什么是计算机系统、计算机硬件和计算机软件？硬件和软件哪个更重要？,解：,P3,计算机系统：由计算机硬件系统和软件系统组成的综合体。,计算机硬件：指计算机中的电子线路和物理装置。,计算机软件：计算机运行所需的程序及相关资料。,硬件和软件在计算机系统中相互依存，缺一不可，因此同样重要。,5.,冯,诺依曼计算机的特点是什么？,解：冯,诺依曼计算机的特点是：,P8,计算机由运算器、控制器、存储器、输入设备、输出设备五大部件组成；,指令和数据以同同等地位存放于存储器内，并可以按地址访问；,指令和数据均用二进制表示；,指令由操作码、地址码两大部分组成，操作码用来表示操作的性质，地址码用来表示操作数在存储器中的位置；,指令在存储器中顺序存放，通常自动顺序取出执行；,机器以运算器为中心（原始冯,诺依曼机）。,7.,解释下列概念：,主机、,CPU,、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容量、机器字长、指令字长。,解：,P9-10,主机：是计算机硬件的主体部分，由,CPU,和主存储器,MM,合成为主机。,CPU,：中央处理器，是计算机硬件的核心部件，由运算器和控制器组成；（早期的运算器和控制器不在同一芯片上，现在的,CPU,内除含有运算器和控制器外还集成了,CACHE,）。,主存：计算机中存放正在运行的程序和数据的存储器，为计算机的主要工作存储器，可随机存取；由存储体、各种逻辑部件及控制电路组成。,存储单元：可存放一个机器字并具有特定存储地址的存储单位。,存储元件：存储一位二进制信息的物理元件，是存储器中最小的存储单位，又叫存储基元或存储元，不能单独存取。,存储字：一个存储单元所存二进制代码的逻辑单位。,存储字长：一个存储单元所存二进制代码的位数。,存储容量：存储器中可存二进制代码的总量；（通常主、辅存容量分开描述）。,机器字长：指,CPU,一次能处理的二进制数据的位数，通常与,CPU,的寄存器位数有关。,指令字长：一条指令的二进制代码位数。,8.,解释下列英文缩写的中文含义：,CPU,、,PC,、,IR,、,CU,、,ALU,、,ACC,、,MQ,、,X,、,MAR,、,MDR,、,I/O,、,MIPS,、,CPI,、,FLOPS,解：全面的回答应分英文全称、中文名、功能三部分。,CPU,：,Central Processing Unit,，中央处理机（器），是计算机硬件的核心部件，主要由运算器和控制器组成。,PC,：,Program Counter,，程序计数器，其功能是存放当前欲执行指令的地址，并可自动计数形成下一条指令地址。,IR,：,Instruction Register,，指令寄存器，其功能是存放当前正在执行的指令。,CU,：,Control Unit,，控制单元（部件），为控制器的核心部件，其功能是产生微操作命令序列。,ALU,：,Arithmetic Logic Unit,，算术逻辑运算单元，为运算器的核心部件，其功能是进行算术、逻辑运算。,ACC,：,Accumulator,，累加器，是运算器中既能存放运算前的操作数，又能存放运算结果的寄存器。,MQ,：,Multiplier-Quotient Register,，乘商寄存器，乘法运算时存放乘数、除法时存放商的寄存器。,X,：此字母没有专指的缩写含义，可以用作任一部件名，在此表示操作数寄存器，即运算器中工作寄存器之一，用来存放操作数；,MAR,：,Memory Address Register,，存储器地址寄存器，在主存中用来存放欲访问的存储单元的地址。,MDR,：,Memory Data Register,，存储器数据缓冲寄存器，在主存中用来存放从某单元读出、或要写入某存储单元的数据。,I/O,：,Input/Output equipment,，输入,/,输出设备，为输入设备和输出设备的总称，用于计算机内部和外界信息的转换与传送。,MIPS,：,Million Instruction Per Second,，每秒执行百万条指令数，为计算机运算速度指标的一种计量单位。,9.,画出主机框图，分别以存数指令“,STA M”,和加法指令“,ADD M”,（,M,均为主存地址）为例，在图中按序标出完成该指令（包括取指令阶段）的信息流程（如）。假设主存容量为,256M*32,位，在指令字长、存储字长、机器字长相等的条件下，指出图中各寄存器的位数。,解：主机框图如,P13,图,1.11,所示。,（,1,）,STA M,指令：,PCMAR,，,MARMM,，,MMMDR,，,MDRIR,，,OP(IR) CU,，,Ad(IR,) MAR,，,ACCMDR,，,MARMM,，,WR,（,2,）,ADD M,指令：,PCMAR,，,MARMM,，,MMMDR,，,MDRIR,，,OP(IR) CU,，,Ad(IR,) MAR,，,RD,，,MMMDR,，,MDRX,，,ADD,，,ALUACC,，,ACCMDR,，,WR,假设主存容量,256M*32,位，在指令字长、存储字长、机器字长相等的条件下，,ACC,、,X,、,IR,、,MDR,寄存器均为,32,位，,PC,和,MAR,寄存器均为,28,位。,10.,指令和数据都存于存储器中，计算机如何区分它们？,解：计算机区分指令和数据有以下,2,种方法：,通过不同的时间段来区分指令和数据，即在取指令阶段（或取指微程序）取出的为指令，在执行指令阶段（或相应微程序）取出的即为数据。,通过地址来源区分，由,PC,提供存储单元地址的取出的是指令，由指令地址码部分提供存储单元地址的取出的是操作数,第二章 计算机的发展与应用,1.,通常计算机的更新换代以什么为依据？,答：,P22,主要以组成计算机基本电路的元器件为依据，如电子管、晶体管、集成电路等。,2.,举例说明专用计算机和通用计算机的区别。,答：按照计算机的效率、速度、价格和运行的经济性和实用性可以将计算机划分为通用计算机和专用计算机。通用计算机适应性强，但牺牲了效率、速度和经济性，而专用计算机是最有效、最经济和最快的计算机，但适应性很差。例如个人电脑和计算器。,3.,什么是摩尔定律？该定律是否永远生效？为什么？,答：,P23,，否，,P36,系 统 总 线,第 三 章,1.,什么是,总线,？总线传输有何,特点,？为了减轻总线的负载，总线上的,部件都,应具备什么特点？ 解：总线是,多个部件共享,的传输部件； 总线传输的,特点,是：某一时刻只能有一路信息在总线上传输，,即分时使用；,为了减轻总线负载，总线上的部件应通过,三态驱动缓冲电路,与总线连通。,4.,为什么要设置,总线判优控制,？常见的集中式总线控制有,几种,？各有何,特点,？哪种方式响应时间,最快,？哪种方式对电路故障,最敏感,？ 解：总线判优控制,解决多个部件同时申请总线时的使用权分配问题,； 常见的集中式总线控制有,三种,：链式查询、计数器查询、独立请求；,特点：,链式查询方式连线简单，易于扩充，,对电路故障最敏感,；计数器查询方式,优先级设置较灵活,，对故障不敏感，连线及控制过程较复杂；独立请求方式,判优速度最快,，但硬件器件用量大，连线多，成本较高。,5.,解释概念：,总线宽度、总线带宽、总线复用、总线的主设备（或主模块）、总线的从设备（或从模块）、总线的传输周期、总线的通信控制。 解：,总线宽度,指数据总线的位（根）数，用,bit,（位）作单位。,总线带宽,指总线在单位时间内可以传输的数据总量，相当于总线的数据传输率，等于总线工作频率,与,总线宽度（字节数）的乘积。,总线复用,指两种不同性质且不同时出现的信号分时使用同一组总线，称为总线的“多路分时复用”。,总线的主设备,（主模块）,指一次总线传输期间，,拥有总线控制权,的设备（模块）；,总线的从设备,（从模块）,指一次总线传输期间，,配合,主设备完成传输的设备（模块），它只能,被动接受,主设备发来的命令；,总线的传输周期,总线完成,一次完整而可靠的传输,所需时间；,总线的通信控制,指总线传送过程中双方的,时间配合方式,。,6.,试,比较,同步通信和异步通信。 解：,同步通信,由统一时钟控制的通信,，控制方式简单，灵活性差，当系统中各部件工作速度差异较大时，总线工作效率明显下降。适合于速度差别不大的场合；,异步通信,不由统一时钟控制的通信，,部件间,采用应答方式,进行联系，控制方式较同步复杂，灵活性高，当系统中各部件工作速度差异较大时，有利于提高总线工作效率。,8.,为什么说,半同步通信同时保留,了同步通信和异步通信的特点？ 解：,半同步通信,既能像,同步通信,那样,由统一时钟控制,，又能像,异步通信,那样,允许传输时间不一致,，,因此,工作效率介于两者之间,。,10.,什么是,总线标准,？为什么要,设置,总线标准？目前,流行的,总线标准有哪些？什么是,即插即用,？,哪些,总线有这一特点？ 解：,总线标准,可理解为系统与模块、模块与模块之间的互连的标准界面。 总线标准的,设置,主要解决不同厂家各类模块化产品的,兼容,问题； 目前流行的总线标准有：,ISA,、,EISA,、,PCI,等；,即插即用,指任何扩展卡插入系统便可工作。,EISA,、,PCI,等具有此功能。,11.,画一个具有,双向传输功能的总线,逻辑图。 解：此题实际上是要求设计一个,双向总线收发器,，,设计要素为,三态、方向、使能,等控制功能的实现，可参考,74LS245,等总线缓冲器芯片内部电路。,逻辑图,如下：,（,n,位）,G,DIR,A1,B1,An,Bn, ,使能,控制,方向,控制,错误的设计：,CPU,MM,I/O,1,I/O,2,I/On,系统总线,存储总线,这个方案的,错误,是：,不合题意,。按题意要求应画出逻辑线路图而不是逻辑框图。,12.,设数据总线上接有,A,、,B,、,C,、,D,四个寄存器，要求选用合适的,74,系列芯片,，完成下列逻辑设计： （,1,） 设计一个电路，在同一时间实现,D,A,、,D,B,和,D,C,寄存器间的传送； （,2,） 设计一个电路，实现下列操作：,T0,时刻完成,D,总线；,T1,时刻完成,总线,A,；,T2,时刻完成,A,总线；,T3,时刻完成,总线,B,。,令：,BUS,A=BUSB=BUSC=CP,；,D,BUS= -OE,；,当,CP,前沿到来时，将,D,A,、,B,、,C,。,解： （,1,）采用,三态输出,的,D,型寄存器,74LS,374,做,A,、,B,、,C,、,D,四个寄存器，其,输出可直接挂总线,。,A,、,B,、,C,三个寄存器的输入,采用同一脉冲打入,。注意,-OE,为,电平控制,，与打入脉冲间的时间配合关系为：,-OE,：,CP,：,现以,8,位总线为例，设计此电路，如下图示：,数据总线,D7,D0,BUS,A,1Q 8Q,OE,1D 8D,374,D,1Q 8Q,OE,1D 8D,374,A,1Q 8Q,OE,1D 8D,374,B,1Q 8Q,OE,1D 8D,374,C,BUSC,BUSB,BUSD,D,BUS,C,BUS,B,BUS,A,BUS,（,2,）寄存器设置同（,1,），由于本题中发送、接收不在同一节拍，因此总线需设,锁存器缓冲,，锁存器采用,74LS373,（电平使能输入）。节拍、脉冲配合关系如下：,时钟：,CLK,：,节拍电平：,Ti,：,打入脉冲：,Pi,：,图中，脉冲,包,在电平中，为了,留有较多的,传送时间，脉冲设置在靠近电平,后沿处,。,节拍、脉冲分配逻辑如下：,二位,格雷,码同,步计,数器,1,&,&,&,&,1,1,1,G Y0,Y1,1/2139,Y3,A,B Y2,1,CLK,P0,P1,P2,P3,T0,T1,T2,T3,-T0,-T1,-T2,-T3,节拍、脉冲时序图如下：,CLK,：,T0,：,T1,：,T2,：,T3,：,P0,：,P1,：,P2,：,P3,：,以,8,位总线为例，电路设计如下：,（图中，,A,、,B,、,C,、,D,四个寄存器与数据总线的连接方法同上。）,=1,1Q 8Q,OE,1D 8D,374,A,1Q 8Q,OE,1D 8D,374,B,BUSB,D,BUS,C,BUS,B,BUS,A,BUS,BUS,A,1Q 8Q,OE,1D 8D,374,D,BUSD,1Q 8Q,OE G,1D 8D,373,1Q 8Q,OE,1D 8D,BUSC,374,C,=1,T1 T3 T0 T2,数据总线（,D7D0,）,令：,A,BUS = -T2,D,BUS = -T0,BUS,A = P1,BUS,B = P3,返回目录,14.,设总线的时钟频率为,8MHz,，,一个,总线周期等于,一个,时钟周期。如果一个总线周期中并行传送,16,位,数据，试问,总线的带宽,是多少？ 解： 总线宽度,= 16,位,/8 =2B,总线带宽,= 8MHz,2B =,16MB/s,15.,在一个,32,位,的总线系统中，总线的时钟频率为,66MHz,，假设总线最短传输周期为,4,个,时钟周期，试计算总线的,最大数据传输率,。若想,提高,数据传输率，可采取什么,措施,？,解法,1,：,总线宽度,=32,位,/8 =4B,时钟周期,=1/ 66MHz =0.015,s,总线最短传输周期,=0.015,s4 =0.06s,总线最大数据传输率,= 4B/,0.06s =,66.67,MB/s,解法,2,：,总线工作频率,= 66MHz/4,=,16.5MHz,总线最大数据传输率,=16.5MHz,4B,=,66,MB/s,若想,提高,总线的数据传输率，可,提高,总线的时钟频率，或,减少,总线周期中的时钟个数，或,增加,总线宽度。,16.,在异步串行传送系统中，字符格式为：,1,个,起始位、,8,个,数据位、,1,个,校验位、,2,个,终止位。若要求每秒传送,120,个,字符，试求传送的,波特率,和,比特率,。 解： 一帧,=1+8+1+2 =12,位,波特率,=120,帧,/,秒,12,位,=,1440,波特,比特率,= 1440,波特,（,8,/12,）,=,960bps,或：,比特率,= 120,帧,/,秒,8,=,960bps,存 储 器,第 四 章,3.,存储器的层次结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些层次,？,答：存储器的层次结构主要体现在,Cache,主存,和,主存,辅存,这两个存储层次上,。,Cache,主存层次在存储系统中主要对,CPU,访存起,加速,作用，即从整体运行的效果分析，,CPU,访存速度加快，,接近于,Cache,的速度，,而寻址空间和位价却接近于主存,。,主存,辅存层次在存储系统中主要起,扩容,作用，即从程序员的角度看，他所使用的存储器,其容量和位价接近于辅存，,而速度接近于主存,。,综合,上述两个存储层次的作用，从,整个,存储系统来看，就达到了速度快、容量大、位价低的,优化,效果,。 主存与,CACHE,之间的信息调度功能,全部由硬件自动完成,。而主存,辅存层次的调度目前广泛采用,虚拟,存储技术实现，即将主存与辅存的一部份通过,软硬结合的技术,组成,虚拟存储器,，程序员可使用这个比主存实际空间（,物理地址空间,）大得多的虚拟地址空间（,逻辑地址空间,）编程，当程序运行时，再由,软、硬件自动配合完成,虚拟地址空间与主存实际物理空间的,转换,。因此，这两个层次上的调度或转换操作对于程序员来说都是透明的,。,4.,说明存取周期和存取时间的,区别,。,解：存取周期和存取时间的主要,区别,是：,存取时间仅为完成一次操作的时间,，而存取周期不仅包含操作时间，还包含操作后线路的,恢复时间,。即,：,存取周期,=,存取时间,+,恢复时间,5.,什么是存储器的,带宽,？若存储器的数据总线宽度为,32,位，存取周期为,200ns,，则存储器的带宽是多少？,解：存储器的带宽指,单位时间内从存储器进出信息的,最大,数量,。,存储器带宽,= 1/200ns,32,位,= 160M,位,/,秒,=,20MB/S,= 5M,字,/,秒,注意字长（,32,位）不是,16,位。,（,注：本题的兆单位来自时间,=10,6,）,6.,某机字长为,32,位，其存储容量是,64KB,，,按字编址,其寻址范围是多少？若主存,以字节编址,，试画出主存字地址和字节地址的分配情况。 解：存储容量是,64KB,时，,按字节编址的寻址范围就是,64KB,，则：,按字寻址范围,= 64K,8 / 32=16K,字,按字节编址时的主存地址分配图如下,：,0,1,2,3,6,5,4,65534,65532,7,65535,65533,字地址,HB ,字节地址,LB,0,4,8,65528,65532,讨论,：,1,、 在按字节编址的前提下，按字寻址时，地址仍为,16,位，即地址编码范围仍为,064K-1,，但字空间为,16K,字，字地址不连续。,2,、,字寻址的单位为字，,不是,B,（字节）,。,3,、,画存储空间分配图时要画出上限,。,7.,一个容量为,16K,32,位的存储器，其,地址线和数据线的总和,是多少？当选用下列不同规格的存储芯片时，各需要多少片？,1K,4,位，,2K,8,位，,4K,4,位，,16K,1,位，,4K,8,位，,8K,8,位 解：,地址线和数据线的总和,= 14 + 32 = 46,根,；,各需要的片数为,：,1K,4,：,16K,32,/,1K,4 = 16,8 =,128,片,2K,8,：,16K,32,/,2K,8 = 8,4 =,32,片,4K,4,：,16K,32,/,4K,4 = 4,8 =,32,片,16K,1,：,16K,32,/,16K,1 =,32,片,4K,8,：,16K,32,/,4K,8 = 4,4 =,16,片,8K,8,：,16K,32,/,8K,8 = 2X4 =,8,片,讨论,：,地址线根数与容量为,2,的幂的关系，在此为,2,14,，,14,根； 数据线根数与字长位数相等，在此为,32,根。（注：不是,2,的幂的关系。 ）,：,32=2,5,，,5,根,8.,试比较静态,RAM,和动态,RAM,。答：静态,RAM,和动态,RAM,的比较见下表：,特性,SRAM,DRAM,存储信息,触发器,电容,破坏性读出,非,是,需要刷新,不要,需要,送行列地址,同时送,分两次送,运行速度,快,慢,集成度,低,高,发热量,大,小,存储成本,高,低,功耗,高,低,可靠性,高,低,可用性,使用方便,不方便,适用场合,高速小容量存储器,大容量主存,9.,什么叫,刷新,？,为什么,要刷新？说明刷新有,几种方法,。,解：,刷新,对,DRAM,定期,进行的,全部重写,过程；,刷新原因,因,电容泄漏,而引起的,DRAM,所存信息的衰减需要,及时补充,，因此安排了定期刷新操作；,常用的刷新方法,有三种,集中式,、,分散式、异步式,。,集中式：,在最大刷新间隔时间内，,集中安排,一段时间进行刷新,；,分散式：,在每个读,/,写周期之后,插入一个,刷新周期，无,CPU,访存死时间；,异步式：,是集中式和分散式的,折衷,。,讨论,：,1,）刷新与再生的比较：,共同点,：,动作机制一样。,都是利用,DRAM,存储元破坏性读操作时的重写过程实现；,操作性质一样。,都是属于重写操作,。,区别,：,解决的问题不一样,。,再生,主要解决,DRAM,存储元破坏性读出时的信息重写问题；,刷新,主要解决长时间不访存时的信息衰减问题。,操作的时间不一样。,再生,紧跟在读操作之后，时间上是随机进行的；,刷新,以,最大间隔时间,为周期定时重复进行,。,动作单位不一样。,再生,以存储单元为单位，每次仅重写刚被读出的一个字的所有位；,刷新,以行为单位，每次重写整个存储器所有芯片内部存储矩阵的同一行,。,芯片内部,I/O,操作不一样。,读出,再生,时芯片数据引脚上有读出数据输出；,刷新,时由于,CAS,信号无效，芯片数据引脚上无读出数据输出（,唯,RAS,有效刷新，内部读,）。鉴于上述区别，为避免两种操作混淆，分别叫做,再生,和,刷新,。,2,）,CPU,访存周期与存取周期的区别,：,CPU,访存周期,是从,CPU,一边看到的存储器工作周期，他不一定是真正的存储器工作周期；,存取周期,是存储器速度指标之一，它反映了存储器真正的工作周期时间。,3,）,分散刷新,是在读写周期,之后,插入一个刷新周期，而不是在读写周期,内,插入一个刷新周期，但此时读写周期和刷新周期合起来构成,CPU,访存周期。,4,）刷新定时方式有,3,种而不是,2,种，一定不要忘了最重要、性能最好的,异步刷新方式,。,10.,半导体存储器芯片的,译码驱动方式,有几种,？,解：半导体存储器芯片的译码驱动方式有,两种,：,线选法,和,重合法,。,线选法：,地址译码信号只,选中同一个字的所有位,，结构简单，费器材,；,重合法：,地址,分行,、,列两部分译码,，行、列译码线的,交叉点,即为所选单元。这种方法通过行、列译码信号的,重合,来选址，也称,矩阵译码,。可大大节省器材用量，是,最常用,的译码驱动方式,。,11.,一个,8K,8,位的动态,RAM,芯片，其内部结构排列成,256256,形式，存取周期为,0.1s,。试问采用集中刷新、分散刷新及异步刷新三种方式的,刷新间隔,各为多少？,注：,该题,题意,不太明确。实际上，只有异步刷新需要计算,刷新间隔,。 解：设,DRAM,的刷新最大间隔时间为,2ms,，则,异步刷新,的刷新间隔,=2ms/256,行,=0.0078125ms =,7.8125s,即：每,7.8125s,刷新一行。,集中刷新,时,，,刷新,最晚,启动时间,=2ms-0.1s256,行,=2ms-25.6s=,1974.4s,集中刷新,启动后,，,刷新间隔,=,0.1s,即：每,0.1s,刷新一行。,集中刷新的,死时间,=0.1s256,行,=25.6s,分散刷新,的刷新间隔,=0.1s2 =,0.2s,即：每,0.2s,刷新一行。,分散,刷新一遍,的时间,=0.1s2256,行,=51.2s,则,分散刷新时,，,2ms,内可,重复,刷新遍数,=2ms/ 51.2s 39,遍,12.,画出用,1024,4,位,的存储芯片组成一个容量为,64K,8,位,的存储器,逻辑框图,。要求将,64K,分成,4,个页面,，每个页面分,16,组,，指出共需多少片存储芯片？（,注：,将存储器分成若干个,容量相等,的区域，每一个区域可看做一个,页面,。） 解：设采用,SRAM,芯片，,总片数,= 64K,8,位,/ 1024,4,位,= 64,2 =,128,片,题意分析,：本题设计的存储器结构上分为,总体,、,页面、组三级,，因此画图时也应分三级画。首先应确定各级的容量,：,页面容量,=,总容量,/,页面数,= 64K,8,位,/ 4 =,16K,8,位,；,组容量,=,页面容量,/,组数,= 16K,8,位,/ 16 =,1K,8,位,；,组内片数,=,组容量,/,片容量,= 1K,8,位,/ 1K,4,位,=,2,片,；,地址分配,：,页面号,组号,组内地址,2 4 10,组逻辑图如下：（,位扩展,）,1K,4,SRAM,1K,4,SRAM,A,90,-WE,-CSi,D,7,D,6,D,5,D,4,D,3,D,2,D,1,D,0,1K,8,页面逻辑框图：（,字扩展,）,1K,8,（组,0,）,1K,8,（组,1,）,1K,8,（组,2,）,1K,8,（组,15,）,组,译,码,器,4:16,-CS0,-CS1,-CS2,-CS15,A,90,-WE D,70,A10,A11,A12,A13,-CEi,16K,8,G,存储器逻辑框图：（,字扩展,）,16K,8,（页面,0,）,16K,8,（页面,1,）,16K,8,（页面,2,）,16K,8,（页面,3,）,页,面,译,码,器,2:4,A14,A15,-CE0,-CE1,-CE2,-CE3,A130 -WE D70,13.,设有一个,64K,8,位,的,RAM,芯片，试问该芯片共有多少个,基本单元,电路（简称存储基元）？欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选择应满足,地址线和数据线的总和为最小,，试确定这种芯片的地址线和数据线，并说明有,几种,解答。 解：,存储基元总数,= 64K,8,位,= 512K,位,=,2,19,位,；,思路,：如要满足地址线和数据线总和最小，应尽量把存储元安排在,字向,，因为地址位数和字数成,2,的幂,的关系，可较好地,压缩,线数。,设地址线根数为,a,，数据线根数为,b,，则片容量为：,2,a,b,= 2,19,；,b = 2,19-a,；,若,a,= 19,，,b = 1,，总和,=,19+1 =,20,；,a = 18,，,b = 2,，总和,=,18+2 = 20,；,a = 17,，,b = 4,，总和,= 17+4 = 21,；,a = 16,，,b = 8,总和,= 16+8 = 24,；, ,由上可看出：,片字数越少，片字长越长，引脚数越多。,片字数、片位数均按,2,的幂变化,。,结论：,如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有,两种,：地址线,=,19,根,，数据线,=,1,根,；或地址线,=,18,根,，数据线,=,2,根,。,14.,某,8,位,微型机,地址码为,18,位,，若使用,4K,4,位,的,RAM,芯片组成模块板结构的存储器，试问： （,1,）该机所允许的,最大主存空间,是多少？ （,2,）若每个模块板为,32K,8,位,，共需,几个,模块板？ （,3,）每个模块板内共有,几片,RAM,芯片？ （,4,）共有,多少片,RAM,？ （,5,）,CPU,如何,选择,各模块板？,解： （,1,）,2,18,= 256K,，则该机所允许的最大主存空间是,256K,8,位,（或,256KB,）； （,2,）模块板总数,= 256K,8 / 32K,8 =,8,块,； （,3,）板内片数,= 32K,8,位,/ 4K,4,位,= 8,2 =,16,片,； （,4,）总片数,= 16,片,8 =,128,片,； （,5,）,CPU,通过,最高,3,位地址译码,选板，,次高,3,位地址译码,选片。地址格式分配如下：,板地址,片地址,片内地址,3 3 12,17 15 14 12 11 0,15.,设,CPU,共有,16,根地址线,，,8,根数据线,，并用,-MREQ,（低电平有效）作访存控制信号，,R/-W,作读,/,写命令信号（高电平为读，低电平为写）。现有这些存储芯片：,ROM,（,2K,8,位，,4K,4,位，,8K,8,位），,RAM,（,1K,4,位，,2K,8,位，,4K,8,位），及,74138,译码器和其他,门电路,（门电路自定）。 试从上述规格中选用合适的芯片，画出,CPU,和存储芯片的连接图。要求如下： （,1,）,最小,4K,地址,为,系统,程序区，,409616383,地址范围为,用户,程序区； （,2,）指出,选用,的存储芯片类型及数量； （,3,）详细,画出,片选逻辑。,解： （,1,）,地址空间分配图如下,：,4K,（,ROM,）,4K,（,SRAM,）,4K,（,SRAM,）,4K,（,SRAM,）,04095,40968191,819212287,1228816383,65535,Y0,Y1,Y2,Y3,A15=1,A15=0,（,2,）,选片,：,ROM,：,4K,4,位：,2,片,；,RAM,：,4K,8,位：,3,片,； （,3,）,CPU,和存储器连接逻辑图,及,片选逻辑,：,4K,4,ROM,74138,（,3,：,8,）,4K,4,ROM,4K,8,RAM,4K,8,RAM,4K,8,RAM,-CS0 -CS1 -CS2 -CS3,-MREQ,A15,A14,A13,A12,C,B,A -Y0,-G2A -G2B,G1,+5V,CPU,A110,R/-W,D30,D74,-Y1,-Y2,-Y3,讨论,：,1,）,选片：,当采用字扩展和位扩展所用芯片一样多时，,选位扩展,。,理由：,字扩展需设计片选译码，较麻烦，而位扩展只需将数据线按位引出即可,。 本题如选用,2K,8,ROM,，则,RAM,也应选,2K,8,的。否则片选要采用二级译码，实现较麻烦。 当需要,RAM,、,ROM,等多种芯片,混用,时，应尽量选容量等外特性较为一致的芯片，以便于,简化,连线。,2,）,应尽可能的,避免,使用二级译码，以使设计简练。但要注意在需要二级译码时如果不使用，会使选片产生,二意性,。,3,）,片选译码器的,各输出,所选的存储区域是,一样大,的，因此所选芯片的,字容量应一致,，如不一致时就要考虑二级译码。,4,）,其它常见错误：,EPROM,的,PD,端接地；,（,PD,为,功率下降,控制端，当输入为高时，进入功率下降状态。因此,PD,端的合理接法是与片选端,-CS,并联,。）,ROM,连读,/,写控制线,-WE,；,（,ROM,无读,/,写控制端）,注：,该题缺少,“,系统程序工作区,”,条件,。,16. CPU,假设同上题，现有,8,片,8K,8,位,的,RAM,芯片与,CPU,相连。 （,1,）用,74138,译码器画出,CPU,与存储芯片的,连接图,； （,2,）写出每片,RAM,的,地址范围,； （,3,）如果运行时发现不论往哪片,RAM,写入数据，以,A000H,为起始地址的存储芯片都有与其,相同,的数据，分析,故障原因,。 （,4,）根据（,1,）的连接图，若出现地址线,A13,与,CPU,断线,，并,搭接,到,高电平,上，将出现什么,后果,？,解： （,1,）,CPU,与存储器芯片连接逻辑图：,CPU,8K,8,SRAM,74138,（,3,：,8,）,R/-W,D70,A120,8K,8,SRAM,8K,8,SRAM,8K,8,SRAM,-G2A,-G2B,A,B,C,-MREQ,A13,A14,A15,-CS0 -CS1 -CS2 -CS7,+5V,G1,（,2,）地址空间分配图：,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7,08191,819216383,1638424575,2457632767,3276840959,4096049151,4915257343,5734465535,（,3,）如果运行时发现不论往哪片,RAM,写入数据后，以,A000H,为起始地址的存储芯片都有与其相同的数据，则根本的,故障原因,为：该存储芯片的,片选输入端,很可能,总是处于低电平,。可能的情况有：,1,）该片的,-CS,端与,-WE,端,错连,或,短路,；,2,）该片的,-CS,端与,CPU,的,-MREQ,端,错连,或,短路,；,3,）该片的,-CS,端与,地线,错连,或,短路,；,在此，假设芯片与译码器本身都是好的,。,（,4,）如果地址线,A13,与,CPU,断线,，并,搭接到高电平,上，将会出现,A13,恒为“,1”,的情况。此时存储器只能寻址,A13=1,的地址空间，,A13=0,的另一半地址空间将永远访问不到,。若对,A13=0,的地址空间进行访问，只能错误地访问到,A13=1,的对应空间中去。,22.,某机字长为,16,位,，常规的存储空间为,64K,字,，若想不改用其他高速的存储芯片，而使访存速度提高到,8,倍,，可采取什么措施？画图说明。 解：若想不改用高速存储芯片，而使访存速度提高到,8,倍，可采取,多体交叉存取技术,，图示如下：,0,8,M0,8K,1,9,M1,8K,2,10,M2,8K,3,11,M3,8K,4,12,M4,8K,5,13,M5,8K,6,14,M6,8K,7,15,M7,8K,存储管理,存储总线,8,体交叉访问时序：,启动,M0,：,启动,M1,：,启动,M2,：,启动,M3,：,启动,M4,：,启动,M5,：,启动,M6,：,启动,M7,：,t,单体存取周期,由图可知：每隔,1/8,个存取周期就可在存储总线上获得一个数据。,23.,设,CPU,共有,16,根,地址线，,8,根,数据线，并用,M/-IO,作为访问存储器或,I/O,的控制信号（高电平为访存，低电平为访,I/O),，,-WR,（低电平有效）为写命令，,-RD,（低电平有效）为读命令。设计一个容量为,64KB,的采用低位,交叉编址,的,8,体并行,结构存储器。现有右图所示的存储芯片及,138,译码器,。 画出,CPU,和存储芯片（芯片容量自定）的,连接图,，并写出图中每个存储芯片的,地址范围,（用十六进制数表示）。,RAM,A,i,A,0,OE,D,n,D,0,WE,CE,-OE,允许读,-WE,允许写,-CE,片选,解：芯片容量,=64KB/8=,8KB,每个芯片（体）的地址范围,以,8,为模,低位交叉分布如下：,8K,8 RAM,8K8 RAM,8K8 RAM,8K8 RAM,8K8 RAM,8K8 RAM,8K8 RAM,8K8 RAM,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7,0000H,，,0008H,，,，,FFF8H,0001H,，,0009H,，,，,FFF9H,0002H,，,000AH,，,，,FFFAH,0003H,，,000BH,，,，,FFFBH,0004H,，,000CH,，,，,FFFCH,0005H,，,000DH,，,，,FFFDH,0006H,，,000EH,，,，,FFFEH,0007H,，,000FH,，,，,FFFFH,地址空间分配图,：,地址范围,：,方案,1,：,8,体,交叉编址,的,CPU,和存储芯片的连接图：,CPU,8K,B,SRAM,0,体,74138,（,3,：,8,）,-WR,-RD,D70,A153,8K,B,SRAM,1,体,8K,B,SRAM,2,体,8K,B,SRAM,7,体,-G2A -G2B,A,B,C,M/-IO,A0,A1,A2,-Y0 -Y1 -Y2 -Y7,G1,-WE,-WE,-WE,-WE,-OE,-OE,-OE,-OE,-CE,-CE,-CE,-CE,注：,此设计方案只能,实现,八体之间的,低位交叉寻址,，但,不能实现八体并行操作,。,方案,2,：,8,体交叉,并行存取系统,体内逻辑如下：,8K,B,SRAM,-WE,-OE,输,入,地,址,缓,冲,输,入,数,据,缓,冲,-CE,A120,D70,输,出,数,据,缓,冲,片选信号扩展,A153,D70,读命令,扩展,写命令,扩展,-Yi,-RD,-WR,i,体,M/-IO,由于存储器,单体,的存取周期为,T,，而,CPU,的总线访存周期为,（,1/8,）,T,，故体内逻辑要支持单体的,独立工作,速率。因此在,SRAM,芯片的外围加了地址、数据的输入,/,输出,缓冲,装置，以及控制信号的,扩展,装置。,CPU,和各体的,连接图,：由于存储器单体的工作速率和总线速率,不一致,，因此各体之间存在,总线分配,问题，存储器不能,简单,地和,CPU,直接相连，要在存储管理部件的,控制,下连接。,CPU,8K,B,0,体,74138,（,3,：,8,）,-WR,-RD,D,70,A,153,8K,B,1,体,8K,B,2,体,8K,B,7,体,-G,2A,-G,2B,A,B,C,M/-IO,A,0,A,1,A,2,-Y,0,-Y,1,-Y,2, -Y,7,G,1,-WE,-WE,-WE,-WE,-OE,-OE,-OE,-OE,-Y,0,-Y,1,-Y,2,-Y,7,存,储,管,理,A,120,A,120,A,120,A,120,24.,一个,4,体,低位,交叉,的存储器，假设存取周期为,T,，,CPU,每隔,1/4,存取周期,启动,一个存储体，试问依次访问,64,个字需多少个,存取周期,？ 解：本题中，只有访问,第一个字,需,一个,存取周期，从第二个字开始，每隔,1/4,存取周期即可访问一个字，因此，依次访问,64,个字需：,存取周期个数,=(64-1),(1/4)T+T =,（,63/4+1,）,T =15.75+1 =,16.75T,与常规存储器的速度相比，加快了：（,64-16.75,）,T =47.25T,注：,4,体交叉存取,虽然从,理论上,讲可将存取速度提高到,4,倍，但实现时由于并行存取的,分时启动,需要一定的时间，故,实际上,只能提高到,接近,4,倍。,25.,什么是“,程序访问的局部性,”？存储系统中哪一级采用了程序访问的局部性原理,？,解：程序运行的局部性原理指：,在一小段时间,内，最近被访问过的程序和数据很可能,再次被访问,；在空间上，这些被访问的程序和数据往往,集中在一小片存储区,；在访问顺序上，指令顺序执行比转移执行的可能性大,(,大约,5:1 ),。,存储系统中,Cache,主存,层次采用了程序访问的局部性原理,。,26.,计算机中设置,Cache,的作用是什么？能不能把,Cache,的容量扩大，最后取代主存，为什么,？,答：计算机中设置,Cache,主要是为了,加速,CPU,访存速度,；,不能把,Cache,的容量扩大到最后取代主存，主要因为,Cache,和主存的结构原理以及访问机制不同（主存是按地址访问，,Cache,是,按内容及地址,访问,）。,27.,Cache,制作在,CPU,芯片内有什么好处？将指令,Cache,和数据,Cache,分开又有什么好处,？,答：,Cache,做在,CPU,芯片内主要有下面几个好处,：,1,）,可提高外部总线的利用率。,因为,Cache,在,CPU,芯片内，,CPU,访问,Cache,时不必占用外部总线；,2,）,Cache,不占用外部总线就意味着外部总线可更多地支持,I/O,设备与主存的信息传输，,增强了系统的整体效率；,3,）,可提高存取速度。,因为,Cache,与,CPU,之间的数据通路大大缩短,故存取速度得以提高；,将指令,Cache,和数据,Cache,分开有如下,好处,：,1,）可支持超前控制和流水线控制，有利于这类控制方式下指令预取操作的完成；,2,）指令,Cache,可用,ROM,实现，以提高指令存取的可靠性；,3,）数据,Cache,对不同数据类型的支持更为灵活，既可支持整数（例,32,位），也可支持浮点数据（如,64,位）。,补充讨论,：,Cache,结构改进的,第三个措施,是分级实现，如二级缓存结构，即在片内,Cache,（,L1,）和主存之间再设一个片外,Cache,（,L2,），片外缓存既可以弥补片内缓存容量不够大的缺点，又可在主存与片内缓存间起到平滑速度差的作用，加速片内缓存的调入调出速度（主存,L2L1,）。,28.,设主存容量为,256K,字，,Cache,容量为,2K,字，块长为,4,。（,1,）设计,Cache,地址格式，,Cache,中可装入多少块数据？（,2,）在直接映射方式下，设计主存地址格式。（,3,）在四路组相联映射方式下，设计主存地址格式。（,4,）在全相联映射方式下，设计主存地址格式。（,5,）若存储字长为,32,位，存储器按字节寻址，写出上述三种映射方式下主存的地址格式。,29.,假设,CPU,执行某段程序时共访问,Cache,命中,4800,次，访问主存,200,次，已知,Cache,的存取周期是,30ns,，主存的存取周期是,150ns,，求,Cache,的命中率以及,Cache-,主存系统的平均访问时间和效率，试问该系统的性能提高了多少？,30.,一个组相联映射的,Cache,由,64,块组成，每组内包含,4,块。主存包含,4096,块，每块由,128,字组成，访存地址为字地址。试问主存和,Cache,的地址各为几位？画出主存的地址格式。,31.,设主存容量为,1MB,，采用直接映射方式的,Cache,容量为,16KB,，块长为,4,，每字,32,位。试问主存地址为,ABCDEH,的存储单元在,Cache,中的什么位置？,32.,设某机主存容量为,4MB,，,Cache,容量为,16KB,，每字块有,8,个字,，每字,32,位,，设计一个,四路组相联,映射（即,Cache,每组内共有,4,个,字块）的,Cache,组织。（,1,）画出主存地址字段中,各段的位数,；（,2,）设,Cache,的初态为空，,CPU,依次从主存第,0,、,1,、,289,号,单元读出,90,个字,（主存一次读出一个字），并重复按此次序读,8,次,，问,命中率,是多少？（,3,）若,Cache,的速度是主存的,6,倍,，试问有,Cache,和无,Cache,相比，速度约,提高,多少倍？,答：（,1,）由于容量是按字节表示的，则,主存地址字段格式,划分如下：,8 7 2 3 2,（,2,）由于题意中给出的字地址是连续的，故（,1,）中地址格式的,最低,2,位,不参加字的读出操作。当主存读,0,号字单元时，将主存,0,号字块（,07,）调入,Cache,（,0,组,0,号块），主存读,8,号字单元时，将,1,号块（,815,）调入,Cache,（,1,组,0,号块）,主存读,89,号单元时，将,11,号块（,8889,）调入,Cache,（,11,组,0,号块）。,块内字地址,组内块号,Cache,组号,主存字块标记,字节地址,共需调,90/8,12,次,，就把主存中的,90,个字调入,Cache,。除读第,1,遍时,CPU,需访问主存,12,次外，以后重复读时不需再访问主存。则在,90,8 =,720,个,读操作中：,访,Cache,次数,=,（,90-12,）,+630 =708,次,Cache,命中率,=708/720,0.98,98%,（,3,）设无,Cache,时访主存需时,720T,（,T,为主存周期），加入,Cache,后需时：,708,T/6+12T =,（,118+12,）,T =130T,则：,720T/130T,5.54,倍 有,Cache,和无,Cache,相比，速度,提高,了,4.54,倍,左右。,35.,画出,RZ,、,NRZ,、,NRZ1,、,PE,、,FM,写入数字串,1011001,的,写电流波形图,。 解：,RZ,：,NRZ,：,NRZ1,：,PE,：,FM,：,1 0 1 1 0 0
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