集成电路版图第6章：寄生参数

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,集成电路版图设计,IC layout design,第六章 寄生参数,寄生电容,寄生电阻,寄生电感,器件的寄生参数,2,三种主要的寄生参数：,寄生电容,寄生电阻,寄生电感,parameter scaling,：, conductances and capacitances scale linearly with width,（”,widening a wire leads to,less than a proportional increase in capacitance, but,a proportional reduce in resistance, so the,RC delay product improves,.” “P219,CMOS VLSI”,）, resistances scale inversely with width, interconnects introduce extra resistance, capacitance, and delay, degrade of large device performance!,寄生电容,3,导线之间（同层,/,不同层）、导线与衬底之间都存在,平面电容,；上层导线到下层导线、下层导线到衬底之间存在,边缘电容,。,寄生电容,Capacitance is everywhere.,4,由于尺寸很小，因此这些寄生参数的值也很小。,对于对电容不敏感的电路，不必担心；,不管是,CMOS,还是双极型，只要涉及高频，寄生会成为问题。,忽略寄生参数会毁掉你的芯片。,导线尽可能短,减少寄生电容的方法： 采用电容最低的金属层,绕过电路走线,寄生电容,5,减少寄生电容的方法,-,选择金属层,起主要作用的电容通常是导线与衬底间的电容。,如下图，寄生参数可以把电路,1,的噪声通过衬底耦合到电路,2,，所以要设法使所有的噪声都远离衬底。,寄生电容,6,减少寄生电容的方法,-,选择金属层,可以通过改变金属层来获得较小的至衬底的电容，通常最高金属层所形成的电容总是最小的。,另外值得注意的是并不是所有工艺的最高层金属与衬底产生的寄生电容都最小,它还与金属层的宽度等其它因素有关。有些工艺中或许是,M2,对地的电容要比,M4,的对地电容大，所以我们不能只凭直觉来判断,，,一定要通过具体的计算来确认。,寄生电容,Metal,M1,M2,M3,M4,Min. Width,0.8,0.8,2.4,6.5,Cap/Unit Area,(fF/um,2,),5,3,2.5,1.5,Cap 10um wire,40,24,66,97.5,7,减少寄生电容的方法,-,选择金属层,Modern processes have six or more metal layers.,The lower layers,are thin and optimized for a tight routing pitch.,Middle layers,are often slightly thicker for lower resistance and better current-handling capability.,Upper layers,may be even thicker to provide a low-resistance power grid and fast global interconnect.,寄生电容,Layer,Purpose,Metal 1,Interconnect within cells,Metal 2/3,Interconnect between cells within units,Metal 4/5,Interconnect between units, critical signals,Metal 6,I/O pads, clock, power, ground,8,减少寄生电容的方法,-,选择金属层,widening a wire leads to,less than a proportional increase in capacitance, but,a proportional reduce in resistance, so the,RC delay product improves,.,Widening wires also increase,the fraction of capacitance of the top and bottom plates, which somewhat,reduces coupling noise,from adjacent wires.,Increasing spacing between wires,reduces capacitance to the adjacent wires,and leaves,resistance unchanged,. This,improve the RC delay,to some extent and significantly,reduces coupling noise.,寄生电容,9,减少寄生电容的方法,绕过电路走线,在某些电路的上面布金属线,这是在数字自动布局布线中经常会遇到的情况。 各层金属相互交叠,所以在反相器、触发器等都存在寄生电容。如果不加以干预的话,只是由布线器来操作,那么就有可能毁了你的芯片。,在模拟电路版图设计中,我们经常会人为的将敏感信号隔离开来,尽量避免在敏感电路上面走线,而只是将金属线走在电路之间,这样寄生的参数就小一些且相对容易控制。,在数字版图中，,90%,的导线一起布置，不必关心它们的功能；,而在模拟版图中，对于某些功能可以不在乎寄生电容，而另一些必须注意。,寄生电容,10,减少寄生电容的方法,绕过电路走线,寄生电容,11,通过电流密度可以选择导线宽度，电流大小影响单元间的布线方案。,翻开工艺手册，我们经常能看到每层金属线能够承载的电流。通过这个参数我们可以计算所需要的金属层宽度。例如，有一根信号线需要承载,1,毫安的电流，而工艺手册注明每微米可以走,0.5,毫安的电流，那么这根金属层的宽度至少要,2,微米。,寄生电阻,12,IR,压降：,假设,导线的方块电阻Rsqu是0.05, 则,R,=,Rsqu,*,L/W,=,0.05,*,（,2mm/2um,）,= 50,V,=,IR,= 50,*1mA = 50 mV,所以计算得知电压为50毫伏。 它对于一个电,压非常敏感的电路来讲就会有很大的影响。如果这条导线的压降不能超过,10,毫伏,显然这个设计就是失败的。所以这就意味着我们必须增加导线宽度才能满足这一要求。,寄生电阻,13,为了降低寄生电阻，就需要确保使用最厚的金属层。正如我们了解的，一般情况下，最厚的金属线具有最低的方块电阻。如果遇到相同的金属层厚度，也可以将这几条金属重叠形成并联结构，大大降低了电阻。因此,并联布线是降低大电流路径电阻的有效方法,而且还能节省一定的面积。,寄生电阻,14,当电路是在一个真正的高频的情况下工作时,，,导线也开始存在了电感效应。 解决寄生电感的方法就是试着去模拟它,，,把它当成电路中的一部分。,首先需要尽早的完成布局,，,好让电路设计者较早的看到导线究竟能有多长,，,然后估计出可能引起的电感。版图设计过程中尤其注意不要因为电感耦合而影响其它部分。,能否利用寄生参数？,从整体来说，不可以利用寄生参数得到好处。,因为寄生参数可以正负相差,50%,，无法很好地控制。,然而，可以利用寄生参数得到一点小外快。如把电源线和地线互相层叠起来就可以得到免费的电源去耦电容。,寄生电感,15,CMOS,晶体管,MOS,器件本身存在两种电容：,栅电容,和,扩散电容,。,栅电容,：,平行板电容：,C,gb,= C,unit/area,x A,源漏交叠电容：,C,gs,、,C,gd,总的栅电容：,C,g,= C,gb,+,C,gs,+,C,gd,器件的寄生参数,overlap,capacitance,intrinsic capacitance,(a parallel plate capacitor),C,gs(fringing),C,gd(fringing),16,CMOS,晶体管,-,栅电容,：,Cgb,is,necessary,to attract charge to invert the channel, so high gate capacitance is required to obtain high Ids.,Cgb = Cox * WL = Cpermicron * W,Cpermicron = Cox*L =,（,s,/t,ox,）,*,（,Cpermicron has a value of about 1.52fF/um of gate width,）,器件的寄生参数,parameter,cutoff,linear,saturation,Cgb,C,0,=,C,ox,*WL,0,0,Cgs,0,C,0,/2,2C,0,/3,Cgd,0,C,0,/2,0,Cg= Cgb+ Cgs+ Cgd,C,0,C,0,2C,0,/3,17,CMOS,晶体管,-,栅电容,：边缘交叠电容,The gate also has,fringing fields,terminating on the source and drain, this leads to,addition overlap capacitance, called “,Cgs(fringing),/,Cgd(fringing),”.,Cgs(fringing) = Cgsfr * W,Cgd(fringing,) =,Cgdfr,* W,Comparing to a,long channel,nMOS transistor, we can find that,Cgd does not go to 0,in saturation of a,shorter channel,transistor, because the fringing overlap component,Cgd(fringing,) is significant,. The fringing overlap capacitance becomes relatively more important for shorter channel transistors because it is a large fraction of the total.,器件的寄生参数,18,CMOS,晶体管,MOS,器件本身存在两种电容：,栅电容,和,扩散电容,。,扩散电容,：,扩散电容主要是由源、漏扩散区与衬底或阱之间形成的,PN,结电容。由两部分组成：扩散区底面结电容和边缘电容。,Cdb,= Cjbs*,（,ab,）,+ Cjbssw *,（,2a+2b,）,其中，,Cjbs,：每平方,um,的结电容,Cjbssw,:,每,um,的边缘电容,a,、,b,：扩散区的宽度和长度,器件的寄生参数,19,CMOS,晶体管,-,扩散电容,：,Because the depletion region thickness depends on the reverse bias, these parasitics are nonlinear, The area junction capacitance term is:,C,jbs,= C,j,(1+V,sb,/,0,),-Mj,Mj:junction,grading coefficient, 0.330.5,（梯度因子）,Cj:the,junction capacitance at 0 bias,0,:built-in potential, equals to (kT/q)ln(N,A,N,D,/n,i,2,),（,PN,结内建势垒）,n,i,:intrinsic,carrier concentration,（发射系数）,and the sidewall capacitance term is of a similar form:,C,jbssw,= C,jsw,(1+V,sb,/,0,),-Mjsw,器件的寄生参数,20,CMOS,晶体管,-,扩散电容,：,Cdb and Csb,are not fundamental to operation of the devices, but do impact circuit performance and hence are called,parasitic capacitors, also called,diffusion,capacitors,.,The size of the two junctions,depends on the,area,and,perimeter,of the diffusion, the,doping levels, the,depth,of the diffusion, and the,voltage,.,As diffusion has both high capacitance and high resistance, it is generally made,as small as possible,in the layout.,For the purpose of hand estimation, you can observe that the diffusion capacitance,Cdb,、,Csb,of source and drain regions is,comparable,to the gate capacitance,Cg, e.g.,Cg = Cdb = Csb = 1.52fF/um,of gate width.,器件的寄生参数,21,CMOS,晶体管,对于处于,N,阱中的,PMOS,晶体管，当源或漏上的电压发生变化时，阱电容会使这一变化变慢。当有一个电压加到栅上时,栅电容会使它变慢。多晶硅栅的串联电阻与栅电容一起形成了一个,RC,时间常数,它使器件进一步变慢。几乎器件的每一个部分都有某种电容以某种方式使器件的操作变慢。,器件的寄生参数,S,D,G,on,off,on,off,input signal of G,input signal of A,A,22,CMOS,晶体管,减少,CMOS,器件寄生参数的技术就是减少栅的串联电阻。任何其它在内的寄生参数是没有办法改变的。如果我们降低了多晶硅栅的串联电阻,就降低了,RC,时间常数,从而改善了器件的速度。我们可以通过把多晶硅栅分成多个“指状“结构,然后用导线将它们并联起来以降低电阻。,器件的寄生参数,S,D,G,I,III,II,IV,big size MOS,split into four parts,simple mode,23,CMOS,晶体管, use of multiple fingers,器件的寄生参数,24,CMOS,闩锁效应及其预防,在,CMOS,电路中,PMOS,和,NMOS,经常作互补晶体管使用，它们相距很近，可以形成寄生可控硅结构，一旦满足触发条件，将使电路进入,低压大电流,的状态，这就是闩锁效应。,造成电路功能的混乱，使电路损坏。,产生闩锁效应的条件,1, 环路电流增益大于,1,，即,npn*pnp = 1,；,2,两个,BJT,发射结均处于正偏；,3, 电源提供的最大电流大于,PNPN,器件导通所需维持电流,I,H,。,器件的寄生参数,25,N,阱,CMOS,工艺中的典型,PNPN,可控硅结构及其等效电路,器件的寄生参数,-,CMOS,闩锁效应及其预防,2,2,1,26,潜在的发射极,(,结,),：,绿色标出区域是潜在的发射极,(,结,),，当这些,MOSFET,作为,I/O,器件时，由于信号的大于,VDD,的,overshoot,，,可能使,PMOS,的源,/,衬结、漏,/,衬结和沟道中感应的纵向,PN,结,(,这些都是纵向寄生,PNP BJT,的发射结,),正偏而发射空穴到,N,阱中，接着在,N,阱和衬底的,PN,结内建电场的驱动下，漂移进入,P,衬底，最终可能被横向寄生,NPN BJT,吸收而形成强耦合进入,latch,状态；同理，由于信号的小于,GND,的,undershoot,，,可能使,NMOS,的源,/,衬结、漏,/,衬结和沟道中感应的纵向,PN,结,(,这些都是横向寄生,NPN BJT,的发射结,),正偏而发射电子到,P,衬底中， 接着在,N,阱和衬底的,PN,结内建电场的驱动下，漂移进入,N,阱，最终可能被纵向寄生,PNP BJT,吸收而形成强耦合进入,latch,状态。,另外还有两种情形可能向衬底或,N,阱注入少数载流子，一，,热载流子效应；二，,ESD,保护,，前者可采用加大沟道长度的方法解决，后者可采用在版图中追加少数载流子保护环的方法来解决。,器件的寄生参数,-,CMOS,闩锁效应及其预防,27,预防措施,-,一、工艺技术预防措施,为了有效地降低,npn,和,pnp,，,提高抗自锁的能力，要注意扩散浓度的控制。对于横向寄生,PNP,管，保护环是其基区的一部分，施以重掺杂可降低其,pnp,；,对于纵向寄生,NPN,管，工艺上降低其,npn,有效的办法是采用深阱扩散，来增加基区宽度。,为了降低,Rn,，可采用倒转阱结构，即阱的纵向杂质分布与一般扩散法相反，高浓度区在阱底；,为了降低,Rp,，可采用,N,+,_si,上外延,N,-,作为衬底，实验证明用此衬底制作的,CMOS,电路具有很高的抗自锁能力。,如果采用下图所示的外延埋层,CMOS,电路,(EBL CMOS IC),，,由于衬底材料浓度很高，使寄生,PNP,管的横向电阻,Rs,下降；又因为阱下加入,P,+,埋层，使阱的横向电阻,Rw,和,npn,大大下降，从而大大提高电路的抗自锁能力。,器件的寄生参数,-,CMOS,闩锁效应及其预防,28,预防措施,-,一、工艺技术预防措施,器件的寄生参数,-,CMOS,闩锁效应及其预防,外延埋层,CMOS,反相器剖面图,29,预防措施,-,二、版图布局设计预防措施,1,吸收载流子，进行电流分流，避免寄生双极晶体管的发射结,被正偏,。,1.1 “,少数载流子保护环”：,即伪收集极，收集发射极注入衬底的少数载流子。形式有：,a.,位于,P,衬底上围绕,NMOS,的被接到,VDD,的,N+,环形扩散区；,b.,或位于,P,衬底上围绕,NMOS,的被接到,VDD,的环形,N,阱。,器件的寄生参数,-,CMOS,闩锁效应及其预防,采用伪收集极的反相器剖面图,30,器件的寄生参数,-,CMOS,闩锁效应及其预防,31,预防措施,-,二、版图布局设计预防措施,1,吸收载流子，进行电流分流，避免寄生双极晶体管的发射结被正偏,。,1.2 “,衬底接触环”：,形式：,若采用普通,CMOS,工艺，它是位于芯片或某个模块四周的被接到地电平的,P+,环形扩散区；,若采用外延,COMS,工艺，除了以上说明的以外，还包括晶圆背面被接到地电平的,P+,扩散区。,作用：,收集,P,衬底中的空穴，进行电流分流，减小,P,衬底中潜在的横向寄生,NPN BJT,发射结被正偏的几率。,器件的寄生参数,-,CMOS,闩锁效应及其预防,32,预防措施,-,二、版图布局设计预防措施,2,减小局部,P,衬底（或,N,阱衬底）的电阻,Rn,和,Rp,，使,Rn,和,Rp,上的电压降减小，避免寄生双极晶体管的发射结被正偏,。,2.1 “,多数载流子保护环”：,形式：,位于,P,衬底上围绕,NMOS,最外围被接到地的,P+,环形扩散区；,位于,N,阱中围绕,PMOS,最外围的被接到,VDD,的,N+,环形扩散区。,【,注：为节省面积，多数载流子保护环常合并到衬底偏置环,】,作用：,P,衬底上围绕,NMOS,最外围的,P+,多数载流子保护环用来吸收,外来的（比如来自,N,阱内的潜在发射结）空穴；,N,阱中围绕,PMOS,最外围的,N+,多数载流子保护环用来吸收,外来的（比如来自,N,阱外的潜在发射结）电子。,器件的寄生参数,-,CMOS,闩锁效应及其预防,33,预防措施,-,二、版图布局设计预防措施,2,减小局部,P,衬底（或,N,阱衬底）的电阻,Rn,和,Rp,，使,Rn,和,Rp,上的电压降减小，避免寄生双极晶体管的发射结被正偏,。,2.1 “,多数载流子保护环”：,器件的寄生参数,-,CMOS,闩锁效应及其预防,采用保护环的反相器剖面图,34,预防措施,-,二、版图布局设计预防措施,2,减小局部,P,衬底（或,N,阱衬底）的电阻,Rn,和,Rp,，使,Rn,和,Rp,上的电压降减小，避免寄生双极晶体管的发射结被正偏。,2.2 “,多条阱接触”：,形式：,一般用,N,阱内多数载流子保护环代替，而为了节省面积，多,数载流子保护环又常常合并到衬底偏置环，所以多条阱接触,实际上常常由衬底偏置环来代替。,作用：,减小,N,阱内不同位置之间的电压降，减小,N,阱内潜在的纵向寄,生,PNP BJT,发射结被正偏的几率。,2.3,增加与电源线和地线的接触孔，加宽电源线和地线，以,减小电压降。,器件的寄生参数,-,CMOS,闩锁效应及其预防,35,预防措施,-,二、版图布局设计预防措施,3,提高,PNPN,可控硅结构的维持电流,。,“紧邻源极接触”：,形式：,（假定,MOSFET,源衬相连）,用金属层把,NMOS,的源极和紧邻的,P,衬底偏置环相连；,用金属层把,PMOS,的源极和紧邻的,N,阱衬底偏置环相连。,作用：,提高,PNPN,可控硅结构的维持电流和维持电压，减小,PNPN,可,控硅结构被触发的几率。,器件的寄生参数,-,CMOS,闩锁效应及其预防,36,预防措施,-,二、版图布局设计预防措施,4,减小横向寄生双极管的电流增益,。,增大,NMOSFET,的源、漏极与含有纵向寄生,PNP BJT,的,N,阱之间的距离，加大横向寄生,NPN BJT,的基区宽度，从而,减小,npn,。,该措施的缺点是要增大版图面积。,5,任何潜在发射极（结）的边缘都需要追加少数载流子保护,环，以提前吸收注入衬底的少数载流子。,比如：,ESD,保护二极管和,I/O,器件的周围都需要布局少数载流子保护环。,在某些场合，为避免电磁干扰（尤其是变化磁场的干扰），,这些保护环需要留有必要的开口，不可闭合。,为了节省面积，这些保护环不一定要闭合，只要达到有效吸,收相关载流子的目的即可。,6,根据实际需要，这些措施可以有选择地使用。,器件的寄生参数,-,CMOS,闩锁效应及其预防,37,N,阱,CMOS,工艺闩锁效应版图布局设计预防措施俯视示意图,38,39,pn,结收集电子,/,空穴的能力（如,BJT,的集电极）：,与,pn,结接触所形成的耗尽区电场分布有关。,内建电势,Vbi =,（,kT/q,）,ln(N,A,N,D,/n,i,2,),耗尽区宽度,W =,（,2,s,V,bi,/qN,D,）,1/2,（,N,A,N,D,）,最大电场,Em =,qN,D,W/,s,(N,D,是轻参杂的浓度,),器件的寄生参数,-,CMOS,闩锁效应及其预防,E,发射区,基区,集电区,Em1,Em2,PNP,晶体管,电场分布,40,P,阱,CMOS,工艺中的典型,PNPN,可控硅结构及其等效电路,器件的寄生参数,-,CMOS,闩锁效应及其预防,41,42,预防措施,-,三、其他措施,要特别注意电源跳动，防止电感元件的反向电动势或电网噪声窜人,CMOS,电路的电源，引起,CMOS,电路瞬时击穿而触发,自锁效应。因此在电源线较长的地方，要注意电,源,退耦，此外还要注意对电火花嵌位。,防止寄生三极管的,EB,结正偏。输入信号不得超过电源电压,(V,dd,V,i,V,ss,),，如果超出这个范围，应加限流电阻。因为,输入信号一旦超过电源电压，就可能使寄生晶体管的,EB,结正,偏，从而使寄生可控硅触发导致自锁。,此外，输出端不宜接大电容，,一般应小于,0.01uF,。,电源限流。,CMOS,电路的功耗很低，所以在设计,CMOS,系统的电源时，系统实际需要多少,电流就供给它多少电流电源的输出电流能力不要太大。由,寄生可控硅,的击穿特性中看出，如果电源电流小于可控硅的维持电流,I,H,，那么即使寄生可控硅有触发的机会，也不能维持自锁。,器件的寄生参数,-,CMOS,闩锁效应及其预防,43,双极型,晶体管,双极晶体管中,集电极从注入的,N,区直接向下到衬底也存在寄生电容。对于双极晶体管器件来说,我们几乎没有什么手段加以改进。不过,由于事先我们已经对器件进行了精确的测量并建立了模型,所以当电路设计者在进行设计的时候已经把这些因素都考虑进去了。,需要了解的是两个晶体管相互靠近时会对电路不利。如下图所示,两个双极器件的集电极靠近放置,集电极和衬底之间不可避免地存在着寄生电容,而衬底本身也存在着寄生电阻将两个双极器件连接起来。,器件的寄生参数,44,双极型,晶体管,采用全定制技术可以把器件做得小一些。通常是把一些较小的器件做成一个大的器件,将它们放在同一个阱里面,使,N,阱总面积最小，从而减少对衬底的寄生电容。,假如有许多并联的双极型晶体管而不是许多单个的晶体管需要布线,可以考虑把它们的集电极合成一个，即把它折叠起来然后合并集电极使器件更紧凑地靠在一起。,器件的寄生参数,45,THE END OF CHAPTER SIX,THANK YOU !,46,