门电路与可编程逻辑器课件

,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,EXIT,EXIT,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第,5,章门电路与可编程逻辑器件,概述,逻辑门电路,可编程逻辑器件,CPLD/FPGA,的基本结构,VHDL,描述逻辑门电路,本章小结,TTL,即,T,ransistor-,T,ransistor,L,ogic,CMOS,即,C,omplementary,M,etal-,O,xide-,S,emiconductor,一、门电路的作用和常用类型,按功能特点不同分,普通门,(,推拉式输出,),CMOS,传输门,输出,开路门,三态门,门电路,(Gate Circuit),指用以实现基本逻辑关系和,常用复合逻辑关系的电子电路。,是构成数字电路的基本单元之一,按逻辑功能不同分,与门,或门,非门,异或门,与非门,或非门,与或非门,按电路结构不同分,TTL,集成门电路,CMOS,集成门电路,输入端和输出端都用三极管的逻辑门电路。,用互补对称,MOS,管构成的逻辑门电路。,二、高电平和低电平的含义,高电平和低电平为某,规定范围,的电位值，而非一固定值。,高电平信号是多大的信号？低电平信号又是多大的信号？,1,0,高电平,低电平,0,1,高电平,低电平,正逻辑体制,负逻辑体制,由门电路种类等决定,自,20,世纪,60,年代以来，数字集成电路已经历了从,SSI,、,MSI,、,LSI,到,VLSI,的发展过程。数字集成电路按照芯片设计方法的不同大致可以分为三类：, 通用型中、小规模集成电路；, 用软件组态的大规模、 超大规模集成电路， 如微处理器、单片机等；,专用集成电路,ASIC,。,为用户需要而设计的,LSI,或,VLSI,电路。可以通过,VHDL,硬件描述语言和专门的开发平台，将,LSI,或,VLSI,电路下载写入到,PLD,可编程逻辑器件上，构成单片数字集成系统或专用数字集成电路,ASIC,。能完成这种功能的器件就是,PLD,可编程逻辑器件。,三、可编程逻辑器件,A,B,C,V,1,V,2,V,3,V,4,V,5,V,6,V,D1,V,D2,V,D3,R,1,R,2,R,4,R,5,R,B,R,C,B,1,C,1,C,2,E,2,Y,V,CC,+5V,输入级,中间倒相级,输出级,STTL,系列与非门电路,逻辑符号,2.8 k,900,50,3.5 k,500,250,V,1,V,2,V,3,V,5,V,6,5.2.1 TTL,门电路的工作原理,一、典型,TTL,与非门电路,（,CT54/74S,系列为例）,除,V,4,外，采用了抗饱和三极管，用以提高门电路工作速度。,V,4,不会工作于饱和状态，因此用普通三极管。,输入级主要由多发射极管,V,1,和基极电阻,R,1,组成，用以实现输入变量,A,、,B,、,C,的与运算。,V,D1, V,D3,为输入钳位二极管，用以抑制输入端出现的负极性干扰。正常信号输入时，,V,D1, V,D3,不工作，当输入的负极性干扰电压大于二极管导通电压时，二极管导通，输入端负电压被钳在,-,0.7 V,上，这不但抑制了输入端的负极性干扰，对,V,1,还有保护作用。,中间级起倒相放大作用，,V,2,集电极,C,2,和发射极,E,2,同时输出两个逻辑电平相反的信号，分别驱动,V,3,和,V,5,。,R,B,、,R,C,和,V,6,构成有源泄放电路，用以减小,V,5,管开关时间，从而提高门电路工作速度。,输出级由,V,3,、,V,4,、,R,4,、,R,5,和,V,5,组成。其中,V,3,和,V,4,构成复合管，与,V,5,构成推拉式输出结构，提高了负载能力。,V,D1, V,D3,在正常信号输,入时不工作，因此下面的分,析中不予考虑。,R,B,、,R,C,和,V,6,所构成的有源泄放电路的,作用是提高开关速度，它们,不影响与非门的逻辑功能，,因此下面的工作原理分析中,也不予考虑。,因为抗饱和三极管,V,1,的集电结导通电压为,0.4 V,，而,V,2,、,V,5,发射结导通电压为,0.7 V,，因此要使,V,1,集电结和,V,2,、,V,5,发射结导通，必须,u,B1, 1.8 V,。,0.3 V,3.6 V,3.6 V,输入端有一个或数个为,低电平时，,输出高电平。,输入低电平端对应的发射结导通，,u,B1,= 0.7 V + 0.3 V = 1 V,V,1,管其他发射结因反偏而截止。,1 V,这时,V,2,、,V,5,截止。,V,2,截止使,V,1,集电极等效电阻很大，使,I,B1,I,B1(sat),，,V,1,深度饱和。,V,2,截止使,u,C2,V,CC,= 5 V,，,5 V,因此，输入有低电平时，输出为高电平。,截止,截止,深度饱和,V,3,微饱和，,V,4,放大工作。,u,Y,=,5V,-,0.7,V,-,0.7,V,=,3.6,V,电路输出为高电平。,微饱和,放大,二、,TTL,与非门的工作原理,综上所述,该电路实现了与非逻辑功能,即,3.6 V,3.6 V,3.6 V,因此，,V,1,发射结反偏而集电极正偏，称,处于倒置放大状态。,1.8 V,这时,V,2,、,V,5,饱和。,u,C2,=,U,CE2(sat),+,u,BE5,= 0.3 V + 0.7 V = 1 V,使,V,3,导通，而,V,4,截止。,1 V,u,Y,=,U,CE5(sat),0.3 V,输出为低电平,因此，输入均为高电平时，输出为低电平。,0.3 V,V,4,截止使,V,5,的等效集电极电阻很大，使,I,B5,I,B5(sat),，因此,V,5,深度饱和。,倒置放大,饱,和,饱和,截止,导通,TTL,电路输入端悬空时相当于输入高电平。,输入均为高电平时，,输出低电平,V,CC,经,R,1,使,V,1,集电结和,V,2,、,V,5,发射结导通，使,u,B1,= 1.8 V,。,深,注意,B,A,Y,非门的线与连接,图示电路为两个非门的输出端直接连接的情况。其输出与输入间的关系为,两个逻辑门输出端相连，可以实现两输出相,与,的功能，称为,线与,。,在用门电路组合各种逻辑电路时，如果能将输出端直接并接，有时能大大简化电路。,前面介绍的推拉式输出结构的,TTL,门电路是不能将两个门的输出端直接并接的。,三、,其他功能的,TTL,门电路,两个与,非门输出 直接相连接的情况,V,CC,T,4,T,3,D,4,Y,1,V,CC,T,4,T,3,D,4,Y,2,T,2,V,OH,V,OL,如图,所示的连接中，如果,Y,1,输出为高电平，,Y,2,输出为低电平，由于推拉式输出级总是呈现低阻抗，因此将会有一个很大的负载电流流过两个输出级，该电流远远超过正常工作电流，甚至会损坏门电路。,为了使,TTL,门能够实现线,与,，把输出级改为集电极开路的结构，简称,OC,门,。,使用时需,外接,上拉电阻,R,L,即,Open collector gate,，,简称,OC,门。,常用的有集电极开路与非门、三态门、或非门、与或非门和异或门等。它们都是在与非门基础上发展出来的，,TTL,与非门的上述特性对这些门电路大多适用。,V,C,可以等于,V,CC,也可不等于,V,CC,（一）集电极开路与非门,1.,电路、逻辑符号和工作原理,输入都为高电平时，,V,2,和,V,5,饱和导通，输出为低电平,U,OL,0.3 V,。,输入有低电平时，,V,2,和,V,5,截止，输出为高电平,U,OH,V,C,。,因此具有与非功能。,工作原理,OC,门,相当于与门作用。,因为,Y,1,、,Y,2,中有低电,平时，,Y,为低电平；只有,Y,1,、,Y,2,均为高电平时，,Y,才为高电平，故,Y,=,Y,1,Y,2,。,2.,应用,(,1,),实现线与,两个或多个,OC,门的输出端直接相连，相当于将这些输出信号相与，称为线与。,Y,只有,OC,门才能实现线与。普通,TTL,门输出端不能并联，否则可能损坏器件。,注意,(,2,),驱动显示器和继电器等,例,下图为用,OC,门驱动发光二极管,LED,的显示电路。,已知,LED,的正向导通压降,U,F,= 2V,，正向工作电流,I,F,= 10 mA,，为保证电路正常工作，试确定,R,C,的值。,解,：,为保证电路正常工作，应满足,因此,R,C,= 270,分析：,该电路只有在,A,、,B,均为高电平，使输出,u,O,为低电平时，,LED,才导通发光；否则,LED,中无电流流通，不发光。,要使,LED,发光，应满足,I,R,c,I,F,= 10 mA,。,TTL,CMOS,R,L,V,DD,+5 V,(,3,),实现电平转换,TTL,与非门有时需要驱动其他种类门电路，而不同种类门电路的高低电平标准不一样。应用,OC,门就可以适应负载门对电平的要求。,OC,门的,U,OL,0.3V,，,U,OH,V,DD,，正好符合,CMOS,电路,U,IH,V,DD,，,U,IL,0,的要求。,V,DD,R,L,即,Tri,-,State Logic,门，简称,TSL,门。其输出有高电平态、低电平态和高阻态三种状态。,三态输出与非门电路,EN,= 1,时，,P,= 0,，,u,P,= 0.3V,0,1,1,0,0.3V,1V,导通,截止,截止,另一方面，,V,1,导通，,u,B1,= 0.3V + 0.7V = 1V, V,2,、,V,5,截止。,这时，从输出端,Y,看进去，对地和对电源,V,CC,都相当于开路，,输出端呈现高阻态,，相当于输出端开路。,Y,=,AB,1V,导通,截止,截止,Z,这时,V,D,导通，使,u,C2,= 0.3 V + 0.7 V = 1 V,，使,V,4,截止。,（二）三态输出门,1.,电路、逻辑符号和工作原理,工作原理,EN,= 0,时，,P = 1,，,V,D,截止,电路等效为一个输入为,A,、,B,和,1,的,TTL,与非门。,Y,=,AB,综上所述，可见：,(,二,),三态输出门,1.,电路、逻辑符号和工作原理,只有当使能信号,EN,= 0,时才允许三态门工作，故称,EN,低电平有效,。,EN,称使能信号或控制信号，,A,、,B,称数据信号。,当,EN,= 0,时，,Y,=,AB,，,三态门处于工作态；,当,EN,= 1,时，三态门输出呈现高阻态，又,称,禁止态。,EN,即,Enable,功能表,Z,0,AB,1,Y,EN,使能端的两种控制方式,使能端低电平有效,使能端高电平有效,功能表,Z,1,AB,0,Y,EN,EN,2.,应用,任何时刻,EN,1,、,EN,2,、,EN,3,中只能有一个为有效电平,，,使相应三态门工作，而其他三态输出门处于高阻状态，从而实现了总线的复用。,总线,(,1,),构成单向总线,D,I,D,O,/,D,I,D,O,0,0,高阻态,工作,D,I,EN,= 0,时，总线上的数据,D,I,经反相后在,G,2,输出端输出。,(,2,),构成双向总线,D,I,D,O,/,D,I,D,O,1,1,工作,D,O,高阻态,EN,= 1,时，数据,D,O,经,G,1,反相后传送到总线上。,D,I,D,O,/,D,I,D,O,1,1,工作,D,O,高阻态,EN,= 1,时，数据,D,O,经,G,1,反相后传送到总线上。,D,I,D,O,/,D,I,D,O,TTL,集成门的类型很多,那么如何识别它们,?,各类型之间有何异同,?,如何选用合适的门,?,5.2.2,TTL,数字,集成电路的各种系列和主要参数,1,.,各系列,TTL,数字,集成电路的比较与选用,用于民品,用于军品,具有完全相同的电路结构和电气性能参数，但,CT54,系列更适合在温度条件恶劣、供电电源变化大的环境中工作。,按工作温度和电源允许变化范围不同分为,CT74,系列,CT54,系列,向高速,发展,向低功,耗发展,按平均传输延迟时间和平均功耗不同分,向减小,功耗,-,延迟积,发展,措施：增大电阻值,措施：,(,1,),采用,SBD,和抗饱和三极管；,(,2,),采用有源泄放电路；,(,3,),减小电路中的电阻值。,其中，,LSTTL,系列综合性能优越、品种多、价格便宜；,ALSTTL,系列性能优于,LSTTL,，但品种少、价格较高，因此,实用中多选用,LSTTL,。,CT74,系列,(,即标准,TTL,),CT74L,系列,(,即低功耗,TTL,简称,LTTL,),CT74H,系列,(,即高速,TTL,简称,HTTL,),CT74S,系列,(,即肖特基,TTL,简称,STTL,),CT74AS,系列,(,即先进肖特基,TTL,简称,ASTTL,),CT74LS,系列,(,即低功耗肖特基,TTL,简称,LSTTL,),CT74ALS,系列,(,即先进低功耗肖特基,TTL,简称,LSTTL,),集成门的选用要点,(,1,),实际使用中的最高工作频率,f,m,应不大于逻辑门最高工作,频率,f,max,的一半。,实,物,图,片,(,2,),不同系列,TTL,中，器件型号后面几位数字相同时，通常逻辑功能、外型尺寸、外引线排列都相同。但工作速度,(,平均传输延迟时间,t,pd,),和平均功耗不同。实际使用时， 高速门电路可以替换低速的；反之则不行。,例如,CT7400,CT74L00,CT74H00,CT74S00,CT74LS00,CT74AS00,CT74ALS00,xx74xx00,引脚图,双列直插,14,引脚,四,2,输入与非门,电压传输特性测试电路,0,u,O,/V,u,I,/V,0.3,1.0,2.0,3.0,3.6,1.0,2.0,A,C,D,B,U,OH,U,OL,STTL,与非门,电压传输特性曲线,2.TTL,数字集成电路的主要参数,1.,TTL,与非门的电压传输特性和噪声容限,输出电压随输入电压变化的特性,u,I,较小时工作于,AB,段，这时,V,2,、,V,5,截止，,V,3,、,V,4,导通，输出恒为高电平，,U,OH,3.6V,，称与非门工作在截止区或处于关门状态。,u,I,较大时工作于,BC,段，这时,V,2,、,V,5,工作于放大区，,u,I,的微小增大引起,u,O,急剧下降，称与非门工作在转折区。,u,I,很大时工作于,CD,段，这时,V,2,、,V,5,饱和，输出恒为低电平，,U,OL,0.3V,，称与非门工作在饱和区或处于开门状态。,电压传输特性测试电路,0,u,O,/V,u,I,/V,0.3,1.0,2.0,3.0,3.6,1.0,2.0,A,C,D,B,U,OH,U,OL,STTL,与非门,电压传输特性曲线,饱和区：与非门处于开门状态。,截止区：与非门处于关门状态。,转折区,下面介绍与,电压传输特性有关的主要参数：,有关参数,0,u,O,/V,u,I,/V,0.3,1.0,2.0,3.0,3.6,1.0,2.0,A,C,D,B,U,OH,U,OL,电压传输特性曲线,标准高电平,U,SH,当,u,O,U,SH,时，则认为输出高电平，通常取,U,SH,= 3 V,。,标准低电平,U,SL,当,u,O,U,SL,时，则认为输出低电平，通常取,U,SL,= 0.3 V,。,关门电平,U,OFF,保证输出,不小于,标准高电平,U,SH,时,允许的输入低电平的最大值。,开门电平,U,ON,保证输出,不高于,标准低电平,U,SL,时,允许的输入高电平的最小值。,阈值电压,U,TH,转折区中点对应的输入电压，又称门槛电平。,U,SH,= 3V,U,SL,= 0.3V,U,OFF,U,ON,U,TH,近似分析时认为：,u,I,U,TH,，则与非门开通，,输出低电平,U,OL,；,u,I,U,TH,，则与非门关闭，,输出高电平,U,OH,。,噪声容限越大，抗干扰能力越强。,指输入低电平时，允许的最大正向噪声电压。,U,NL,=,U,OFF,U,IL,指输入高电平时，允许的最大负向噪声电压。,U,NH,=,U,IH,U,ON,输入信号上叠加的噪声电压只要不超过允许值，就不会影响电路的正常逻辑功能，这个允许值称为,噪声容限,。,输入高电平噪声容限,U,NH,输入低电平噪声容限,U,NL,输入负载特性测试电路,输入负载特性,曲线,0,u,I,/V,R,1,/k,U,OFF,1.1,F,N,R,OFF,R,ON,2.,输入负载特性,R,OFF,称关门电阻。,R,I,R,ON,时，相应输入端相当于输入高电平。对,STTL,系列，,R,ON,2.1 k,。,R,ON,R,OFF,U,OFF,例,下图中，已知,R,OFF,800,，,R,ON,3 k,，试对应,输入波形定性画出,TTL,与非门的输出波形。,(,a,),(,b,),t,A,0.3 V,3.6 V,O,不同,TTL,系列，,R,ON,、,R,OFF,不同。,相应输入端相当于输入低电平，也即相当于输入逻辑,0,。,逻辑,0,因此,Y,a,输出恒为高电平,U,OH,。,相应输入端相当于输入高电平，也即相当于输入逻辑,1,。,逻辑,1,因此，可画出波形如图所示。,Y,b,t,O,Y,a,t,U,OH,O,解：图,(,a,),中，,R,I,= 300,R,ON,3 k,3.,负载能力,负载电流流入与非门的输出端。,负载电流从与非门的输出端流向外负载。,负载电流流入驱动门,I,OL,负载电流流出驱动门,I,OH,输入均为高电平,输入有低电平,输出为低电平,输出为高电平,灌电流负载,拉电流负载,不管是灌电流负载还是拉电流负载，负载电流都不能超过其最大允许电流，否则将导致电路不能正常工作，甚至烧坏门电路。,实用中常用,扇出系数,N,OL,表示电路负载能力。,门电路输出低电平时允许带同类门电路的个数。,通常按照负载电流的流向将与非门负载分为,灌电流负载,拉电流负载,推拉输出电路的作用,推拉输出电路的主要作用是提高带负载能力。,当电路处于关态时，输出级工作于射极输出状态，呈现低阻抗输出；当电路处于开态时，,V,5,处于饱和状态，输出电阻也很低。因此在稳态时，电路均具有较低的输出阻抗，大大提高了带负载能力。,推拉输出电路和多发射极晶体管大大提高了电路的开关速度。,一般,TTL,与非,门的平均延迟时间可以缩短到几十纳秒。,A,B,C,V,1,V,2,V,3,V,4,V,5,V,6,V,D1,V,D2,V,D3,R,1,R,2,R,4,R,5,R,B,R,C,B,1,C,1,C,2,E,2,Y,V,CC,+5V,2.8 k,900,50,3.5 k,500,250,由于三极管存在开关时间，元、器件及连线存在一定的寄生电容，因此输入矩形脉冲时，输出脉冲将延迟一定时间。,输入信号,U,Om,0.5,U,Om,0.5,U,Im,U,Im,输出信号,4.,传输延迟时间,输入电压波形下降沿,0.5,U,Im,处到输出电压上升沿,0.5,U,om,处间隔的时间称,截止延迟时间,t,PLH,。,输入电压波形上升沿,0.5,U,Im,处到输出电压下降沿,0.5,U,om,处间隔的时间称,导通延迟时间,t,PH,L,。,平均传输延迟时间,t,pd,t,PHL,t,PLH,t,pd,越小，则门电路开关速度越高，工作频率越高。,0.5,U,Im,0.5,U,Om,5.,功耗,-,延迟积,常用功耗,P,和平均传输延迟时间,t,pd,的乘积,(,简称,功耗,延迟积,),来,综合评价门电路的性能，即,M,=,P t,pd,性能优越的门电路应具有功耗低、工作速度高的,特点，然而这两者矛盾。,M,又称品质因素，值越小，说明综合性能越好。,2.,TTL,集成逻辑门的使用要点,(,1,),电源电压用,+ 5 V,，,74,系列应满足,5 V,5%,。,(,2,),输出端的连接,普通,TTL,门输出端不允许直接并联使用。,三态输出门的输出端可并联使用，但同一时刻只能有,一个门工作，其他门输出处于高阻状态。,集电极开路门输出端可并联使用，但公共输出端和,电源,V,CC,之间应接负载电阻,R,L,。,输出端不允许直接接电源,V,CC,或直接接地。,输出电流应小于产品手册上规定的最大值。,3.,多余输入端的处理,与门和与非门的多余输入端接逻辑,1,或者与有用输入端并接。,接,V,CC,通过,1 10 k,电阻接,V,CC,与有用输入端并接,TTL,电路输入端悬空时相当于输入高电平，,做实验时与门和与非门等的,多余输入端可悬空，但使用中多余输入端一般不悬空，以防止干扰。,或门和或非门的多余输入端接逻辑,0,或者与有用输入端并接,例,欲用下列电路实现非运算，试改错。,(,R,OFF,700,，,R,ON,2.1 k,),解：,OC,门输出端需外接上拉电阻,R,C,5.1k,Y,= 1,Y,= 0,R,I,R,ON,，相应输入端为高电平。,510,R,I,U,GS(th)N,+,U,GS(th)P,且,U,GS(th)N,=,U,GS(th)P,U,GS(th)N,增强型,NMOS,管开启电压,A,u,I,Y,u,O,V,DD,S,G,D,D,G,S,B,V,P,V,N,B,NMOS,管的衬底接电路最低电位，,PMOS,管的衬底接最高电位，从而,保证衬底与漏源间的,PN,结始终反偏。,.,u,GSN,+,-,增强型,PMOS,管开启电压,u,GSP,+,-,U,GS(th)P,u,GSN,U,GS(th)N,时，增强型,NMOS,管导通,u,GSN,U,GS(th)N,时，增强型,NMOS,管截止,O,i,D,u,GS,U,GS(th)N,增强型,NMOS,管,转移特性,时,增强型,PMOS,管导通,时,增强型,PMOS,管截止,O,i,D,u,GS,U,GS(th)P,增强型,PMOS,管,转移特性,A,u,I,Y,u,O,V,DD,S,G,D,D,G,S,B,V,P,V,N,B,(,一,),电路基本结构,U,IL,= 0 V,，,U,IH,=,V,DD,5.2.3 CMOS,集成逻辑门电路,一、,CMOS,反相器,A,u,I,Y,u,O,V,DD,S,G,D,D,G,S,V,P,衬底,B,V,N,衬底,B,(,二,),工作原理,R,OFF,N,R,ON,P,u,O,+,V,DD,S,D,D,S,导通电阻,R,ON,截止电阻,R,OFF,R,ON,N,R,OFF,P,u,O,+,V,DD,S,D,D,S,可见该电路构成,CMOS,非门，又称,CMOS,反相器。,无论输入高低，,V,N,、,V,P,中总有一管截止，使静态漏极电流,i,D,0,。因此,CMOS,反相器静态功耗极微小。,输入为低电平，,U,IL,= 0V,时，,u,GSN,= 0V ,U,GS(th)N, V,N,导通，,V,P,截止，,输入为低电平,U,IL,= 0 V,时，,u,GSN,= 0V 1000,门的,PLD,称为,HDPLD,(,一,),按集成密度分类,F,ield,P,rogrammable,G,ate,A,rray,，简称,FPGA,。,PROM,、,PLA,、,PAL,和,GAL,均属低密度,PLD,。,5.3.2,可编程逻辑器件的类型,在系统可编程逻辑器件,普通,PLD,普通,PLD,需要使用编程器进行编程，而,ISP,器件不需要编程器。,(,二,),按编程方式分类,即,In - System Programmable PLD,(,简称,ispPLD,),(,三,),按可编程部位分类,按器件内可编程的部位不同分为：,1,、,PROM(,即可编程,ROM),2,、,PLA(,即,P,rogrammable,L,ogic,A,rray,，可编程逻辑阵列,),3,、,PAL(,即,P,rogrammable,A,rray,L,ogic,，可编程阵列逻辑,),4,、,GAL(,即,G,enetic,A,rray,L,ogic,，通用阵列逻辑,),PLD,的 基 本 结 构 图,输入电路,与阵列,输出电路,或阵列,输入项,乘积项,或项,输,入,输,出,输入缓冲电路用以产生输入变量的原变量和反变量，并提供足够的驱动能力。,输入缓冲电路,(,a,),一般画法,(,b,),PLD,中的习惯画法,(,a,),(,b,),A,A,A,A,A,A,5.3.3,可编程逻辑器件的基本结构和编程原理,由多个多输入与门组成，用以产生输入变量的各乘积项。,例,如,C,A,B,C,C,A,B,B,A,W,7,= ABC,A,B,C,W,0,=,与阵列,PLD,的 基 本 结 构 图,输入电路,与阵列,输出电路,或阵列,输入项,乘积项,或项,输,入,输,出,5.3.3,可编程逻辑器件的基本结构和编程原理,PLD,器件中连接的习惯画法,固定连接,可编程连接,断开连接,PLD,中与门和或门的习惯画法,(,a,),(,b,),Y,C,A,B,C,B,A,A,C,B,Y,Y,Y,C,B,A,1,由多个多输入与门组成，用以产生输入变量的各乘积项。,PLD,的 基 本 结 构 图,输入电路,与阵列,输出电路,或阵列,输入项,乘积项,或项,输,入,输,出,C,A,B,C,C,A,B,B,A,W,7,= ABC,A,B,C,W,0,=,与阵列的,PLD,习惯画法,5.3.3,可编程逻辑器件的基本结构和编程原理,由图可得,Y,1,= ABC + ABC + ABC,Y,2,= ABC + ABC,Y,3,= ABC + ABC,例,如,A,B,C,Y,3,Y,2,Y,1,与阵列,或阵列,PLD,的 基 本 结 构 图,输入电路,与阵列,输出电路,或阵列,输入项,乘积项,或项,输,入,输,出,由多个多输入或门组成，用以产生或项，即将输入的某些乘积项相加。,5.3.3,可编程逻辑器件的基本结构和编程原理,由,PLD,结构可知，从输出端可得到输入变量的乘积项之和，因此可实现任何组合逻辑函数。再配以触发器，就可实现时序逻辑函数。,PLD,的 基 本 结 构 图,输入电路,与阵列,输出电路,或阵列,输入项,乘积项,或项,输,入,输,出,PLD,的输出回路因器件的不同而有所不同，但总体可分为固定输出和可组态输出两大类。,5.3.3,可编程逻辑器件的基本结构和编程原理,5.3.4,可编程,ROM,内部的或阵列可编程，与阵列和输出电路固定， 其编程数据只能写一次。,5.3.5 PLA(,可编程逻辑阵列,),内部的与阵列和或阵列均可编程，输出电路固定， 其编程数据只能写一次。,5.3.6 PAL(,可编程阵列逻辑,),内部的与阵列可编程，而或阵列和输出电路固定， 其编程数据只能写一次。,5.3.7 GAL(,通用阵列逻辑 普通型,),简介,内部的与阵列可编程，输出电路可组态输出，,采用了电擦除,可重复编程，但或阵列固定不能编程。,由于,GAL,工作速度高、价格低、具有强大的编程工具和软件支撑，在电路结构上用可编程的输出逻辑宏单元取代了固定输出电路，因而功能相对于,PROM,、,PLA,和,PAL,等可编程器件更强。,称为,通用可编程逻辑器件,。,目前低密度的可编程逻辑器件多用,GAL,。,GAL,器件分两大类：一类为普通型,GAL,，其与或阵列结构与,PAL,相似，如,GAL16V8,（,V,表示输出方式可变）、,GAL20V8,、,ispGAL16Z8,都属于这一类；另一类为新型,GAL,，其与或阵列均可编程， 与,PLA,结构相似，主要有,GAL39V8,。,一、,GAL,可编程逻辑器件,采用,CMOS E,2,PROM,工艺，可电擦除、可重复编程。,二,GAL16V8,简介,1. GAL16V8,引脚图,V,CC,GAL16V8,I,/,O,I,/,O,I,/,O,OE,I,/,O,I,/,O,I,/,O,I,/,O,I,/,O,CLK,I,I,I,I,I,I,I,I,GND,1,2,3,4,5,6,7,8,9,10,11,12,20,19,18,17,16,15,14,13,8,个输入端,8,个,I,/,O,端,1,个时钟输入端,1,个输出使能控制输入端,GAL16V8,可编程与阵列,(64,32),1,CLK,2,I,3,I,4,I,5,I,6,I,7,I,8,I,9,I,I,/,O,19,I,/,O,18,I,/,O,17,I,/,O,16,I,/,O,15,I,/,O,14,I,/,O,13,I,/,O,12,OE,11,2. GAL16V8,逻辑图,输出逻辑宏单元,(,即,O,utput,L,ogic,M,acro-,C,ell,，简称,OLMC,),与阵列,输入电路,可编程与阵列,(64,32),1,CLK,2,I,3,I,4,I,5,I,6,I,7,I,8,I,9,I,I,/,O,19,I,/,O,18,I,/,O,17,I,/,O,16,I,/,O,15,I,/,O,14,I,/,O,13,I,/,O,12,OE,11,2. GAL16V8,逻辑图,OLMC,中含有或门、,D,触发器和多路选择器等，,通过对,OLMC,编程可得,到组合电路输出、时序电,路输出、双向,I,/,O,端等多,种工作组态。,可编程与阵列,(64,32),1,CLK,2,I,3,I,4,I,5,I,6,I,7,I,8,I,9,I,I,/,O,19,I,/,O,18,I,/,O,17,I,/,O,16,I,/,O,15,I,/,O,14,I,/,O,13,I,/,O,12,OE,11,2. GAL16V8,逻辑图,与阵列的作用是产生输入信号的乘积项。其输入信号为,8,个输入端提供的原、反变量,和,8,个反馈输入端提供的原、反变量,。产生这些变量的哪些乘积项，则由对与阵列的编程决定。,时钟输入端，提供时序电路所需要的时钟信号。,输出使能控制输入端。它作为全局控制信号控制各,I,/,O,端的工作方式。,了解现场可编程门阵列器件（,FPGA,）的结构,了解复杂可编程逻辑器件（,CPLD,）的结构,5.4,CPLD/FPGA,的基本结构,了解,FPGA,和,CPLD,的比较,了解,CPLD,在系统逻辑电路,FPGA,现场可编程逻辑电路,了解,FPGA,现场可编程逻辑电路,FPGA,现场可编程逻辑电路,可编程逻辑器件的参数指标,阵列扩展型,HDPLD,包括,EPLD,和,CPLD,，,CPLD,在,PAL,、,GAL,结构的基础上扩展或改进而成的。基本结构与,PAL,和,GAL,类似，均由,可编程的与阵列、固定的或阵列和逻辑宏单元,组成，但集成度大得多。,EPLD,采用,EPROM,工艺,。与,GAL,相比，大量增加了,OLMC,的数目，增加了对,OLMC,中寄存器的异步复位和异步置位功能，其,OLMC,使用更灵活。,缺点内部互连性较差,。,CPLD,采用,E,2,PROM,工艺,。与,EPLD,相比，增加了内部连线，对逻辑宏单元和,I/O,单元均作了重大改进。内部资原,互连性,比,EPLD,有较大的改进。,5.4.1,阵列扩展型,CPLD,的基本结构,CPLD,的基本结构,逻辑阵列块,(LAB),5.4.2,现场可编程门阵列,FPGA,的基本结构,FPGA,由,可配置逻辑块,CLB,、,输入,/,输出模块,IOB,和,互连资源,IR,三部分组成。,可配置逻辑块,CLB,是实现用户功能的基本单元，它们通常规则地排列成一个阵列，散布于整个芯片。,可编程输入,/,输出模块,(IOB),主要完成芯片上逻辑与外部封装脚的接口，它通常排列在芯片的四周。,可编程互连资源,(IR),包括各种长度的连线线段和一些可编程连接开关，它们将各个,CLB,之间或,CLB,、,IOB,之间以及,IOB,之间连接起来，构成特定功能的电路。,FPGA,基本结构,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,可编程开关矩阵,可编程输入,/,输出模块,IOB,互连资源,ICR,可配置逻辑模块,CLB,FPGA,器件基本结构,5.4.3 CPLD/FPGA,的比较,阵列型,CPLD,的可编程区域是采用,E2PROM,工艺,E,2,PROM,工艺，所以，掉电后数据可永久保存。,FPGA,的编程区域在掉电以后，数据就丢失，所以，,FPGA,的配置数据都存储在片外的,EPROM,、,E2PROM,或计算机软、硬盘中。工作时可以控制加载过程，在现场修改器件的逻辑功能。,即,现场编程,CPLD,实现逻辑控制的能力强。,FPGA,实现数据处理能力强；,5.4.4 CPLD,在系统逻辑电路,由于,CPLD,可编程逻辑器件分为普通,CPLD,和带有下载编程接口的,CPLD,，即,ISP-CPLD,。,普通,CPLD,的编程下载需用相应的编程器，,ISP,CPLD,不需要编程器，直接通过自带的编程下载口就可以将数据写入器件中，而且升级修改方便。,ISP-CPLD,器件由于密度和性能持续提高，价格持续降低，开发工具不断完善，因此正得到越来越广泛的应用,。,5.4.5 FPGA,现场可编程逻辑电路,FPGA,现场可编程逻辑电路是由许多独立的可编程逻辑模块组成，可通过编程将这些模块连接成所需要的数字系统。,FPGA,具有集成度高，编程速度快，设计灵活及可再配置等特点。,FPGA,广泛,地应用在网络路由器、电信交换机等大型数字设备上。,5.4.6,可编程逻辑器件的主要参数指标,1,、器件的逻辑资源量,考虑的是所选的器件的逻辑资源量是否满足本系统的要求。,2,、芯片速度,具体设计中应对芯片速度的选择有一综合考虑，并不是速度越高越好。,芯片速度的选择应与所设计的系统的最高工作速度相一致。,3,、器件功耗,CPLD,的工作电压多为,5 V,，而,FPGA,的工作电压的流行趋势是越来越低，,3.3 V,和,2.5 V,的低工作电压的,FPGA,的使用已十分普遍。因此，就低功耗、高集成度方面，,FPGA,具有绝对的优势。,5.5 VHDL,基本门电路,基本门电路用,VHDL,语言来描述十分方便。,使用,VHDL,中定义的逻辑运算符，同时实现一个与门、或门、与非门、或非门、异或门及反相器的逻辑。,【,例,】,LIBRARY IEEE,；,USE IEEE.STD_LOGIC_1164.ALL,；,ENTITY GATE IS,PORT (A,，,B,：,IN STD_LOGIC,；,YAND,YOR,YNAND,YNOR,YNOT,YXOR,：,OUT STD_LOGIC),；,END ENTITY GATE,；,ARCHITECTURE ART OF GATE IS,BEGIN,YAND=A AND B,；,-,与门输出,YOR=A OR B,；,-,或门输出,YNAND=A NAND B,；,-,与非门输出,YNOR=A NOR B,；,-,或非门输出,YNOT=NOT B,；,-,反相器输出,YXOR=A XOR B,；,-,异或门输出,END ARCHITECTURE ART,；,门电路是组成数字电路的基本单元之一，最基,本的逻辑门电路有与门、或门和非门。实用中,通常采用集成门电路，常用的有,与非门,、,或非,门,、,与或非门,、,异或门,、,输出开路门,、,三态门,和,CMOS,传输门,等。门电路的,学习重点是常,用集成门的逻辑功能、外特性和应用方法。,本章小结,TTL,数字集成电路主要有,CT74,标准系列、,CT74L,低功耗系列、,CT74H,高速系列、,CT74S,肖特基系列、,CT74LS,低功耗肖特基,系列、,CT74AS,先进肖特基系列和,CT74ALS,先进低功耗肖特基系列。其中，,CT74L,系列,功耗最小，,CT74AS,系列工作频率最高。,通常用功耗,-,延迟积来综合评价门电路性能。,CT74LS,系列功耗,-,延迟积很小、性能优越、,品种多、价格便宜，实用中多选用之。,ALSTTL,系列性能更优于,LSTTL,，,但品种少、价格较高。,CMOS,数字集成电路主要有,CMOS4000,系列和,HCMOS,系列。,CMOS4000,系列工作速度低，负载能力差，但功耗极低、抗干扰能力强，电源电压范围宽，因此，在工作频率不高的情况下应用很多。,CC74HC,和,CC74HCT,两个系列的工作频率和负载能力都已达到,TTL,集成电路,CT74LS,的水平，但功耗、抗干扰能力和对电源电压变化的适应性等比,CT74LS,更优越。因此，,CMOS,电路在数字集成电路中，特别是大规模集成电路应用更广泛，已成为数字集成电路的发展方向。,应用集成门电路时，应注意：,TTL,电路只能用,5 V,(,74,系列允许误差,5%,),；,CMOS,4000,系列可用,3 15 V,；,HCMOS,系列可用,2 6 V,；,CTMOS,系列用,4.5 5.5 V,。一般情况下，,CMOS,门多用,5 V,，,以便与,TTL,电路兼容,。,(,1,),电源电压的正确使用,(,2,),输出端的连接,开路门的输出端可并联使用实现线与,，还可用来驱动需要一定功率的负载。,三态输出门的输出端也可并联，用来实现总线结构，但三态输出门必须分时使能。,使用三态门时，需注意使能端的有效电平。,普通门,(,具有推拉式输出结构,),的输出端不允许直接并联实现线与,。,电路类型,电源电压,/V,传输延迟时间,/ns,静态功耗,/mW,功耗延迟积,/mW-ns,直流噪声容限,输出逻辑摆幅,/V,V,NL,/V,V,NH,/V,TTL,CT54/74,5,10,15,150,1.2,2.2,3.5,CT54LS/74LS,5,7.5,2,15,0.4,0.5,3.5,HTL,15,85,30,2550,7,7.5,13