9-时钟与时序资料课件

,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第6章 时钟与时序,集成电路设计系列,庄奕琪 主讲,1,本章概要,概述,时钟控制,时钟误差,时钟误差来源,时钟分布技术,时钟产生,自定时系统,CLK,2,本章参考书,Jan M.Rabaey et al.，,Digital Integrated Circuit：A Design Perspective,，2rd Edition，Anantha Chandrakasan，Borivoje Nikolic，2003. Chapters 10 &7。,中译,本,：周润德等译，数字集成电路-电路、系统与设计，电子工业出版社，2004.10。第10章和第7章。,John P. Uyemura,Introduction to VLSI Circuits and Systems,John Wiley & Sons, Inc., 2002. Chapters 15.,中译本：周润德译，超大规模集成电路与系统导论，电子工业出版社，2004.1。第15章。,3,6.1 概述,时序与时钟,什么是时序（timing）,预先定义好的电路各个部分的开关事件的顺序,时序由时钟信号对电路各个部分的控制来实现,时钟（clock）的作用,使系统各个部分工作同步,使信号沿给定通路有序移动,时钟频率决定了系统总体的速度,4,6.1 概述,信号按时序分类,同步信号,与系统时钟同时翻转,与系统时钟的相位差已知,中等同步信号,与系统时钟的频率相同,与系统时钟的相位差未知,近似同步信号,与系统时钟的频率略有不同,异步信号信号,与系统时钟无关,5,6.1 概述,同步(synchrounous)信号,与系统时钟频率相同,与系统时钟的相位差已知,数据流与系统时钟保持同步,C,in,和Out信号与系统时钟CLK同步,Combinational,Logic,R,1,R,2,C,in,C,out,Out,In,CLK,6,6.1 概述,中等同步(mesochrounous)信号,与系统时钟的频率相同,与系统时钟的相位差未知,D,1,和,C,lkA,同步，,D,4,与,C,lkB,同步,若,D,1,、,D,2,之间的相位差未知，则,D,1,和,D,2,中等同步,若,C,lkA,与,C,lkB,之间的相位差未知，则,C,lkA,和,C,lkB,中等同步,控制器、可变延迟线构成的中等同步器，可使,D,1,、,D,3,恢复为同步,7,6.1 概述,近似同步(plesiochrounous)信号,与系统时钟的频率名义上相同，实际上略有不同,常发生在采用两个或更多个独立的时钟发生器的电路中,C,1,和,C,2,的频率不完全相同,利用时钟恢复电路及,FIFO,来使,C,3,与,C,4,同步，利用,FIFO,使,C,5,与,C,1,中等同步,C,4,C,5,8,6.1 概述,异步(asynchrounous)信号,在任何时候随意变化，不服从任何本地时钟,利用握手协议实现自定时,优点：延时等于本地逻辑的延时，不受时钟误差的影响，全模块化设计,缺点：增加电路复杂性及通信开销,接到启动信号I时开始运算，完成运算后产生完成信号DV，表示输出有效并锁存到下一级寄存器中，下一个逻辑块接到启动信号后开始运算,9,6.2 时钟控制,时钟控制方式,基于传输管/传输门,基于寄存器/锁存器,10,6.2 时钟控制,时钟控制方式1:传输管与传输门,nFET传输管,：简单，速度较快，输出有高电平损失V,max,=V,DD,-V,Tn,pFET传输管,：简单，速度较慢，输出有低电平损失V,min,=|V,tp,|,CMOS传输门,：速度较快，全轨传输0,V,DD, ，需2个FET，结构与连线相对复杂,11,6.2 时钟控制,基于传输管的钟控逻辑链,12,6.2 时钟控制,钟控移位寄存器链,13,6.2 时钟控制,钟控移位寄存器链单元延时,14,6.2 时钟控制,最高时钟频率限制:延迟时间,移位寄存器链,最短时钟半周期,最高时钟频率,钟控组合逻辑链,最短时钟半周期,最高时钟频率,任意组合逻辑链的延时,15,移位寄存器单元,6.2 时钟控制,最低时钟频率限制:电荷泄漏,16,6.2 时钟控制,抑制电荷泄漏途径:降低中点电压,17,6.2 时钟控制,抑制电荷泄漏途径:锁定节点电位,组合逻辑单元,18,D,Clk,Q,D,Clk,Q,Clk,Clk,D,D,Q,Q,锁存器,Latch,电平敏感,输入-输出透明,寄存器,Register，flip-flops,边沿触发,输入-输出不透明,时钟处于高电平（低电平）时D=Q,时钟处于上升沿（下降沿）时DQ,6.2 时钟控制,时钟控制方式2:锁存器与寄存器,19,6.2 时钟控制,基于寄存器的钟控逻辑链,20,6.2 时钟控制,基于锁存器的钟控逻辑链,锁存式钟控逻辑链,等效的寄存式钟控逻辑链,相当于1个寄存器,相当于1个寄存器,错误！,21,6.2 时钟控制,用剩时间借用,a,一旦有效，,CLB_A即可开始它的运算，不必等到，计算结束的时刻为b有效时刻，不必等到,c一旦有效，CLB_B即可开始它的运算，不必等到，计算结束的时刻为d有效时刻，不必等到,22,6.2 时钟控制,实例:寄存器与锁存器时钟控制的比较,负沿触发寄存器时钟控制流水线,正锁存器时钟控制流水线,23,6.2 时钟控制,时钟交叠冒险竞争,时钟交叠,24,波形,时序圆图,6.2 时钟控制,两相不交叠时钟,25,6.2 时钟控制,两相时钟有限状态机,26,波形,时序圆图,6.2 时钟控制,三相不交叠时钟,27,预充电,求值,本身具有时钟控制数据流的功能,6.2 时钟控制,动态多米诺逻辑,28,特点,同时预充电,逐级依次求值,问题,要求时钟半周期各级的延时之和,过长的逻辑链会因电荷泄漏导致预充电荷的丧失,6.2 时钟控制,动态逻辑链,29,=0：第一级p管导通，对第二级n管进行预充电；,第二级p管截止，输出Q处于Hi-Z态。,=1：第一级n管导通，对D做求值运算（反相）；,第二级n管导通，对第一级的输出作反相运算，输出到Q。,=0：第二级截止，输出Q得以保持；,第一级再次预充电。,6.2 时钟控制,TSPC寄存器,30,不重叠,全轨输出,无延迟,6.3 时钟误差,理想时钟信号,31,6.3 时钟误差,时钟误差的类型,Clk1,Clk2,t,SK,t,JS,时钟偏差（Clock Skew）,时钟抖动（Clock Jitter）,时钟延迟（Clock Delay）,32,6.3 时钟误差,时钟偏差:定义,定义,集成电路中两点之间时钟翻转在空间上的差别,IC上两点i和j之间的时钟偏差为,=,t,i,-t,j,不改变时钟周期,类型,正偏差,0,负偏差,时间波动,电源电压的变化,静态慢变化：不同模块要求的供电电流不一样,动态快变化：瞬态电流引发的电源线的IR压降及电感压降的变化,56,6.4 时钟误差来源,电容耦合,串扰：时钟线与相邻信号线之间的电容耦合,栅电容的变化：栅电容与所加电压有关,时钟负载与锁存器/寄存器的当前状态及下一个状态有关,四种电平变化（00， 01, 10 ,11）引起的CKb的变化,57,6.5 时钟分布技术,设计目标及内容,设计目标,时钟偏差最小,时钟抖动最小,时钟网络功耗最小,设计内容,时钟网络拓扑结构,导线材料的类型,导线和缓冲器的尺寸,上升、下降时间,负载电容的划分,58,时钟接收点,按每组4点分组,连接组内各点,6.5 时钟分布技术,时钟分组布线(1),59,以水平线分隔,以垂直线分隔,以水平线分组并连接组内各点,连接相邻组,6.5 时钟分布技术,时钟分组布线(2),60,H单元,H树,时钟发送点,时钟接收点,中点X到H树的任何1个端点A的距离都相等,中点X到H树的任何1个端点A的延时都相等,6.5 时钟分布技术,H树法,61,时钟驱动器树,布线对称(H树)应用,布线不对称应用,6.5 时钟分布技术,驱动器树(1),62,时钟驱动器树与互连线寄生参数的配合,6.5 时钟分布技术,驱动器树(2),63,目标：在,A,、,B,、,C,等处产生无偏差的时钟信号,方法：运用逻辑努力寻求驱动器尺寸及连线长度的最优化设计,6.5 时钟分布技术,非对称时钟分配电路,64,驱动器链法,单链驱动多点。单链所含驱动器的级数及级间尺寸比要根据,X,处的总负载电容而定。对驱动器强度要求高。,分配树法,多点分别驱动。对驱动器强度要求低，但布线复杂，通孔及接触孔多，物理布局需满足延时均匀要求。,6.5 时钟分布技术,时钟驱动方法,65,6.5 时钟分布技术,RC匹配分布实例,IBM微处理器,将芯片划分为10个负载均衡的部分（瓦片）,全局时钟驱动器将时钟分布到10个瓦片驱动器上,用瓦片内的RC匹配驱动器树将时钟分配到每个瓦片内的580个子驱动器上,依次类推,66,6.5 时钟分布技术,时钟延时分布实例,时钟延时（Z）随空间（X,Y）的分布,负载不均衡,负载基本均衡,67,6.5 时钟分布技术,网格法,特点,将时钟分布到每个格点上,处处有时钟接入点,适合时钟网络的最后一级,优点,允许在设计后期改动,无需进行RC匹配,缺点,冗余互连线较多,互连功耗较大,电容较大,68,6.5 时钟分布技术,层次化时钟设计,Alpha 21264处理器采用了两个层次的时钟网格,优点,设计灵活性大，全局时钟和局部时钟各自设计,有利于采用门控选通时钟来降低功耗,缺点,减少时钟偏差不容易,可利用时序验证工具来解决,69,6.5 时钟分布技术,实例:Alpha 21064微处理器,时钟频率200MHz,0.75um工艺,单层时钟驱动器结构,时钟驱动为5级缓冲的二进制树结构,时钟的总负载为3.25nF,70,6.5 时钟分布技术,实例:Alpha 21164微处理器(1),芯片特性,时钟频率300MHz,0.5umCMOS工艺,芯片面积,930万个晶体管,时钟特性,时钟总负载3.75nF,时钟功耗20W（芯片总功耗的40）,双层驱动器结构（1层居中，2层分列左右）,pre-driver,final drivers,t,rise,= 0.35ns,t,skew,= 150ps,t,cycle,= 3.3ns,时钟驱动器位置,时钟波形,71,6.5 时钟分布技术,实例:Alpha 21164微处理器(2),芯片的显微照片,降低时钟偏差影响的对策,时钟布线方向与数据流方向相反,采用电平灵敏传输门锁存器的标准单元,本地时钟缓冲器的尺寸优化，以使其时钟偏差最小,相邻锁存器之间至少插入1个缓冲门，以减少延时,72,6.5 时钟分布技术,实例:Alpha 21164微处理器(3),时钟延时的空间分布,左右驱动其输出处的时钟偏差为0,绝对时钟偏差的最大值90ps,关键指令和执行单元的时钟均在65ps内到达,73,6.5 时钟分布技术,实例:Alpha 21164微处理器(4),在间距较宽的连线之间，插入虚设的多边型填充材料,CMP刻蚀均匀,改善层间介质厚度的均匀性,改善互连分布电容的均匀性减少时钟误差,74,6.5 时钟分布技术,实例:Alpha 21264微处理器(1),芯片特性,时钟频率600MHz,0.35umCMOS工艺,时钟特性,层次化网格时钟驱动,窗格化时钟分布,有利于缩短驱动器到负载的距离,四边驱动，可减少制造偏差造成的影响,分布均匀，有利于电源供电和散热,t,rise,= 0.35ns,t,skew,= 50ps,t,cycle,= 1.67ns,窗格结构的时钟分布,时钟波形,75,时钟偏差在芯片上的分布,ps,5,10,15,20,25,30,35,40,45,50,ps,300,305,310,315,320,325,330,335,340,345,上升时间在芯片上的分布,6.5 时钟分布技术,实例:Alpha 21264微处理器(2),76,6.5 时钟分布技术,设计规则,采用H树法和网格法均可减少时钟偏差，前者的缺点是需进行全路径的RC匹配，后者的缺点是会增加电容负载和功耗,采用差分寄存器可避免时钟因受负载数据变化而产生抖动,采用门选通时钟电路可节省功耗，但会引起功耗不均匀导致的时钟误差,如果数据沿一个方向流动，使其流动方向与时钟线走向相反，可消除时钟偏差引起的竞争，但会使芯片性能降低,将电源线或地线放到时钟线旁边，可减少时钟线与相邻信号线之间的串扰,利用虚设填料可以改善层间介质层厚度的不均匀性，从而减少时钟偏差,采用电源去耦电容可改善电源电压不稳引起的时钟抖动，但大的去耦电容在片内难以制作,77,产生所需的时钟波形,施加可控的信号延时,提升时钟信号的驱动强度,与外部时钟作相位比较,相位差,产生延迟线 控制电压,被调整至正确相位的时钟信号,6.6 时钟产生,基本原理,78,时钟稳定,：用,PLL,检测输入和输出时钟信号，若发现二者有相位差，则对其相位进行调整，最终产生所需相位的时钟信号,时钟恢复,：用,PLL,检测输入和参考时钟信号，若发现二者有相位差，则对输入时钟信号的相位进行调整，最终产生与参考信号准确同步的时钟信号,6.6 时钟产生,PLL的作用,79,6.6 时钟产生,PLL的构成,Digital,System,Divider,Crystal,Oscillator,PLL,Chip 1,Digital,System,PLL,Chip 2,f,system,=,N,x,f,crystal,f,crystal,B频率，则UP平均脉冲数DN平均脉冲数，脉冲差正比于频率差,若A频率B频率，则UP平均脉冲数键盘被敲击的频率,问题2：采样信号正好在时钟高低电平之间,对策：需判断一个异步信号是高电平还是低电平（执行这一功能的电路称为同步器）,问题3：同步器完成判断需要时间，这可能导致出错（称为同步失效）,对策：加长做出决定前的等待时间，以减少出错概率（,exp(等待时间）,Asynchronous,system,Synchronous system,Synchronization,f,CLK,f,in,108,6.8 同步器,CMOS锁存器作为同步器,CLK=0时，Q=,D,CLK=1时，更新D,即使CLK与D不同步，而且中间过渡状态可能不确定，但Q最终仍然能够得到一个正确的,D,值,CLK,int,I,2,I,1,D,Q,CLK,109,6.8 同步器,锁存器电压随时间的变化,非稳态,稳态,非稳态,稳态,达到最终稳态的极性取决于最初亚稳态的位置,达到最终稳态所需的时间取决于晶体管的尺寸及寄生电容的大小,2.0,1.0,0.0,0,100,200,300,V,out,time,ps,110,6.8 同步器,锁存器非稳态分析:瞬态响应,最终稳态电压,初始节点电压,锁存器时间常数,111,6.8 同步器,锁存器非稳态分析:出错概率,若,V,in,为周期波形，平均周期为,T,signal,，且上升和下降时间相同均为,t,r,，上升和下降均为线性，则,112,6.8 同步器,锁存器非稳态分析:数值例子,时钟频率f,=200MHz,采样周期T,=5ns,等待时间T= T,5ns，信号周期T,signal,=50ns,信号上升时间t,r,=0.5ns，系统时间常数,=150ps,电压摆幅V,H,-V,L,=2.5V,V,IH,-V,IL,0.5V,出错概率1.38x10,-9,个错误/秒,平均失效时间MTF（T）=7x10,8,s(23年）,若不等待，MTF（0）=2.5,s,113,6.8 同步器,同步-异步接口的设计考虑,根据产品应用需求确定允许的最小失效时间MTF,按可能出现的最长的系统时间常数,来设计MTF,通过增加T值可减少MTF,通过串联一定数量的同步器来增加T（当TT时）,等待时间的增加会减慢系统的速度,114,6.8 同步器,判断器:作用,判断器的作用,决定两个事件中哪一个先发生,如多个处理器访问同一个资源，或者共用一个大的存储器等,同步器是判断器的一个特例,判断一个信号翻转发生在时钟之前还是时钟之后,输入连至时钟的判断器,115,6.8 同步器,判断器:实现,逻辑符号,电路实现,时序图,116,6.9 新进展,光时钟分布,光时钟分配,电时钟分配,优点,延时很小，且偏差几乎为零，对温度不敏感,时钟边沿在经过很长距离后不会变差,无电磁干扰,缺点,光学接收器及用于分配的光波导设计难度大,制作工艺难度大，成品率低,采用光信号作为系统时钟控制信号,117,6.10 结论,同步设计简单，速度快，但存在高速全局时钟分布问题，目前尚难解决,自定时无时钟分配问题，但要设计一个对竞争、活锁和死锁都比较稳定可靠的单元网络并不容易,全局异步、局部同步是可能的解决方案,118,END,第17章 时钟与时序,119,时钟交叠,6.1 概述,时钟交叠,120,频率相同、相位不同的时钟信号,不同逻辑模块采用不同相位的时钟信号,不同步的模块之间的通信利用接口电路来实现,6.5 时钟的产生和分配,非同步系统时钟,121,系统时钟处理器时钟,6.5 时钟的产生和分配,非同频系统时钟,122,6.6 系统设计考虑,算术逻辑单元(ALU),对两个n位的输入A、B施加算术逻辑运算，得到n位的结果C,123,用一位的逻辑电路（位片）的重复使用来实现多位的运算,第p位位片的内部结构,6.6 系统设计考虑,位片式设计:结构,124,优点,可复用：将位片作为标准单元，1位设计,多位设计,布线容易：位片内布线简单，位片间布线规则,缺点,对某些电路（如可同时处理多个输入的电路）不一定是最优方案,尺寸与形状固定，布局缺乏灵活性,6.6 系统设计考虑,位片式设计:特点,125,CPU与主存之间的延迟显著,CPU与主存之间的空间距离和电气距离往往较远,系统板级时钟CPU时钟,6.6 系统设计考虑,Cathe存储器(1),126,缓存Cathe,作用：加速CPU与主存之间的读写速度,位置：CPU内的本地读/写存储器,构成：小容量，高速，SRAM,类型：,I-Cathe：指令缓存，指令来自存放程序代码的主存,D-Cathe：数据缓存，存放欲传送到主存的操作数,6.6 系统设计考虑,Cathe存储器(2),127,采用多条流水线来提高数据及数据处理速度,采用指令缓存来加快数据流及指令流从主存储器的导出或导入,6.6 系统设计考虑,双发射超标量计算机,128,串行,脉冲系统，数据按时钟周期顺序流动,速度较慢，取决于时钟频率及电路延时,并行,多个单元同时操作,速度较快，取决于体系结构,6.6 系统设计考虑,信号处理方式(1),129,处理器单元,决定信号流向,并行处理网络中的规则排布,6.6 系统设计考虑,信号处理方式(2),130,6.2 时钟控制,时钟控制元件:D触发器,上升沿有效之,D,触发器,时钟,处于上升沿时，,D,Q,D,触发器有延迟时间,t,ff,速度较块、占用面积较小,131,