集成电路分析与设计_3

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,集成电路分析与设计,第三章 集成电路版图设计基础,一种射频单片放大器(,LNA),版图,平面结构(版图层),本章概要,版图设计入门,版图设计规则,基本工艺层版图,简单逻辑门的版图设计,3.1 版图设计入门,版图设计的定义,版图（,layout）：,版图,是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。,集成电路制造厂家根据这些数据来制造掩膜。,版图设计：,版图设计是创建工程制图（网表）的精确的物理描述过程，即定义各工艺层图形的形状、尺寸以及不同工艺层的相对位置的过程。,3.1 版图设计入门,版图设计的内容,设计内容,：,布局：安排各个晶体管、基本单元、复杂单元在芯片上的位置,布线：设计走线，实现管间、门间、单元间的互连,尺寸确定：确定晶体管尺寸（,W、L）、,互连尺寸（连线宽度）以及晶体管与互连之间的相对尺寸等,3.1 版图设计入门,版图设计的目标,设计目标,：,满足电路功能、性能指标、质量要求,尽可能节省面积，以提高集成度，降低成本,尽可能缩短连线，以减少复杂度，缩短延时、改善可靠性,3.1 版图设计入门,EDA,工具的作用,版图编辑（,Layout Editor ）,规定各个工艺层上图形的形状、尺寸和位置,布局布线（,Place and route ）,给出版图的整体规划和各图形间的连接,版图检查（,Layout Check ）,设计规则检验（,DRC,Design Rule Check）,电气规则检查（,ERC,Electrical Rule Check）,版图与电路图一致性检验（,LVS,Layout Versus Schematic ）,3.1 版图设计入门,EDA,工具种类,目前很多集成电路的设计软件都包含有设,计版图的功能，如：,Cadence,公司的,Virtuoso Layout,Synopsys,公司的,Columbia,Mentor Graphics,公司的,IC Station SDL,Tanner,公司的,L-edit,中国华大的熊猫系统,3.1 版图设计入门,Cadence,的,Virtuoso,工具界面,左侧：,Layer Selection Window,右侧：,virtuoso editing window,3.1 版图设计入门,L-Edit,工具界面,菜单栏,工具栏,定位区,选择图形区域：,选择所需要的图形，当你选择矩形时，那么移动鼠标时将会绘制出矩形的图形，可根据自己的需要选择适合的图形形状。,图层区：包含所需要的图层，不同的颜色和形状，如红色代表多晶硅，当需要画栅极时就可以用鼠标选中红色方块，或者在上面的下拉栏内找到,poly,鼠标就会选到代表,poly,的图层。,鼠标栏,绘图窗口,状态栏,3.1 版图设计入门,版图设计流程（1）,一个完整电路的版图设计一般包含以下几步：,1新建一个库（,Library）,并给该库指定一个相应的工艺文件（该工艺文件建立了版图与工艺的对应关系）。,2在新建的库中新建单元（,Cell）。Cadence,的,Virtuoso Layout,工具支持版图的分层设计，设计者可以按功能划分整个电路，对每个功能块再进行模块划分，每一个模块对应一个单元，从最小模块开始，到完成整个电路的版图设计，设计者需要建立多个单元。,3.1 版图设计入门,版图设计流程（2）,3调用元件库中的基本元件在每个模块单元中进行版图编辑，有时要调用其它设计者的单元。然后在不同的层内进行元器件和子单元之间的连接。,4执行,DRC(Design Rule Check),程序，对每个单元版图进行设计规则检查，并修改出错处。在版图的编辑过程中需要不时的进行设计规则检查来发现设计中的错误。运行,DRC，,程序就按照,Diva,规则检查文件运行，发现错误时，会在错误的地方做出标记（,Mark）,并且做出解释（,Explain）。,设计者就可以按照提示来进行修改。,3.1 版图设计入门,版图设计流程（3）,5执行,EXT(Extraction),程序，对版图进行包括电路网络拓扑结构、元件及其参数的提取。上面步骤4中的设计规则检查只检验几何图形是否符合设计规则，而在电路方面的可能错误，要用到,Diva,提供的另外两种功能：,Extraction,和,LVS。Extraction,是系统根据版图和工艺文件提取版图的电路特征，也就是“认出”版图代表什么电路器件。经过电路提取的版图作为单元的另外一种视图（,Extracted）,保存下来。,6执行,LVS（Layout-vs.-Schematic）,程序，将提取出的版图与电路图进行对照，并进行修改，直到版图和电路图完全一致。,LVS,就是把,Extracted,与单元的另外一种视图电路结构图（,Schematic）,比较，检查版图实现的电路是否有错。,3.1 版图设计入门,版图设计流程（4）,7连接各单元模块最终完成整个电路的版图设计并执行4、5、6所述的步骤。,8要制作该电路的芯片还应该在版图的外围布上焊盘。一个设计好的集成电路应该有足够的焊盘来进行信号的输入/输出和连接电源电压及地线。此外集成电路必须是可测的。最后的测试都是将芯片上的输入/输出焊盘和测试探针或封装线连接起来。,9生成,GDS,或,CIF,格式的文件。确认版图设计无误后将版图生成,GDS,或,CIF,文件。这两种文件都是国际通用的标准版图数据文件格式。芯片制造厂家根据,GDS,或,CIF,文件来制作掩膜，制造芯片。,3.1 版图设计入门,曼哈顿形状,EDA,工具允许画各种形状的图形，但大多数版图设计成为直角三角形的组合，称之为“曼哈顿几何形状”,3.1 版图设计入门,双极工艺层,3.1 版图设计入门,CMOS,工艺层,3.1 版图设计入门,典型,MOSFET,版图,注意同工艺过,程相结合来理,解版图设计,3.1 版图设计入门,CMOS,掩膜版图,3.1 版图设计入门,0.25umCMOS,掩膜版次,3.1 版图设计入门,一种,CMOS,反相器的版图,3.1 版图设计入门,CMOS,反相器的版图绘制（1）,一.画,pmos,的版图,1.画出有源区,2.画栅,0.6,um,0.6,um (gate width),1.5,um,3.6,um,6,um(gate width),3.1 版图设计入门,CMOS,反相器的版图绘制（2）,3,画整个,pmos,:,为了表明我们画的是,pmos,管，我们必须在刚才图形的基础上添加一个,pselect,层，这一层将覆盖整个有源区0.6,u。,接着，我们还要在整个管子外围画上,nwell,，,它覆盖有源区1.8,u。,pselect,nwell,0.6,um,1.8,um,3.1 版图设计入门,CMOS,反相器的版图绘制（3）,4,衬底连接,:,pmos,的衬底（,nwell,）,必须连接到,vdd,。,首先，画一个1.2,u,乘1.2,u,的,active,矩形；然后在这个矩形的边上包围一层,nselect,层（覆盖,active0.6u）。,最后将,nwell,的矩形拉长这样一个,pmos,的版图就大致完成了。接着我们要给这个管子布线,nselect,active,nwell,3.1 版图设计入门,CMOS,反相器的版图绘制（4）,二.布线,pmos,管必须连接到输入信号源和电源上，因此我们必须在原图基础上布金属线。,1.,首先我们要完成有源区（源区和漏区）的连接。在源区和漏区上用,contact,（,dg,）,层分别画三个矩形，尺寸为,0.6,0.6,。注意：,contact,间距为,1.5,um,。,2.,用,metal1,（,dg,）,层画两个矩形，他们分别覆盖源区和漏区上的,contact,，,覆盖长度为,0.3,um,。,3.,为完成衬底连接，我们必须在衬底的有源区中间添加一个,contact,。,这个,contact,每边都被,active,覆盖,0.3,um,。,4.,画用于电源的金属连线，宽度为,3,um,。,将其放置在,pmos,版图的最上方。,3.1 版图设计入门,CMOS,反相器的版图绘制（5）,布线完成后的版图为:,3.1 版图设计入门,CMOS,反相器的版图绘制（6）,三.画,nmos,管,绘制,nmos,管的步骤同,pmos,管基本相同,。,无非是某些参数变化一下。下面给出,nmos,管的图形及一些参数，具体绘制步骤就不再赘述。,0.6,um,3.6,um,0.6,um,3um,3um,3.1 版图设计入门,CMOS,反相器的版图绘制（7）,四.完成整个非门的绘制及绘制输入、输出,1,新建一个,cell,。,将上面完成的两个版图拷贝到其中，并以多晶硅为基准将两图对齐。然后，我们可以将任意一个版图的多晶硅延长和另外一个的多晶硅相交。,2.,输入：为了与外部电路连接，我们需要用到,metal2,。,但,poly,和,metal2,不能直接相连，因此我们必须得借助,metal1,完成连接。具体步骤是：,a.,在两,mos,管之间画一个,0.6,0.6,的,contact,b.,在这个,contact,上覆盖,poly,，,过覆盖,0.3,u,c.,在这个,contact,的左边画一个,0.6,乘,0.6,的,via,，,然后在其上覆盖,metal2,（,dg,），,过覆盖,0.3,u,d.,用,metal1,连接,via,和,contact,，,过覆盖为,0.3,u,3.1 版图设计入门,CMOS,反相器的版图绘制（8）,metel2,metel1,poly,3.输出：同输入类似,先将两版图右边的,metal1,连起来（任意延长一个的,metal1，,与另一个相交）。然后在其上放置一个,via，,接着在,via,上放置,metal2。,3.1 版图设计入门,CMOS,反相器的版图绘制（9）,3.1 版图设计入门,CMOS,反相器的版图绘制（10）,五.作标签,1.,在,LSW,中选择层次,text,，,点击,create/label,，,在弹出窗口中的,label name,中填入,vdd,！,并将它放置在版图中相应的位置上。,2.按同样的方法创制,gnd,！、A,和,Out,的标签。,至此，我们已经完成了整个反相器的版图的绘制。下一步将进行,DRC,检查，以检查版图在绘制时是否有同设计规则不符的地方。,3.1 版图设计入门,两个,nFET,串联,两个串联的,nFET,(,有1个,n+,区被共享),3.1 版图设计入门,3,个,nFET,串联,三个串联的,nFET,(,有2个,n+,区被共享),技巧：能共用的区域一定要共用，共用,n+,或,p+,区优先于共用栅区,3.1 版图设计入门,2,个,nFET,并联,3.1 版图设计入门,非门：方案1,3.1 版图设计入门,非门：方案2,3.1 版图设计入门,非门：方案3,3.1 版图设计入门,非门相邻,两个独立非门相邻,共享电源、共享地,3.1 版图设计入门,非门串联,两个非门串联,共享电源、地、源、漏,3.1 版图设计入门,传输门,带反相驱动器的传输门,3.1 版图设计入门,NAND2,3.1 版图设计入门,NOR2,3.1 版图设计入门,NOR3/NAND3,注意,AND,与,OR,电路与版图的对称性,3.2 设计规则,什么是设计规则,设计规则（,Design Rule ）,因,IC,制造水平及物理极限效应对版图几何尺寸提出的限制要求,是各集成电路制造厂家根据本身的,工艺特点,和,技术水平,而制定的。,设计人员与工艺人员之间的接口与“协议”,版图设计必须无条件的服从的准则,3.2 设计规则,设计规则与性能和成品率的关系,由于器件的物理特性和工艺的限制，芯片上物理层的尺寸进而版图的设计必须遵守,特定的规则,。,严格遵守设计规则可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。,一般来讲，设计规则反映了性能和成品率之间可能的最好的折衷。,规则越保守，能工作的电路就越多,(,即成品率越高,),。,规则越富有进取性，则电路性能改进的可能性也越大，这种改进可能是以牺牲成品率为代价的。,3.2 设计规则,设计规则分类,拓扑设计规则（绝对值）,最小宽度,最小间距,最短露头,离周边最短距离,设计规则（相对值）,最小宽度,w=m,最小间距,s=n,最短露头,t=l,离周边最短距离,d=h,由,IC,制造厂提供，与具体的工艺类型有关，,m、n、l、h,为比例因子，与图形类形有关,3.2 设计规则,宽度规则（,width rule,）（1）,宽度指封闭几何图形的内边之间的距离,最小宽度,最大宽度,3.2 设计规则,宽度规则（,width rule,）（2）,TSMC 0.35um CMOS,工艺中各版图层的线条最小宽度,3.2 设计规则,间距规则（,Separation rule）（1）,间距指各几何图形外边界之间的距离,同一工艺层的间距,(,spacing),不同工艺层的间距,(,separation),3.2 设计规则,间距规则（,Separation rule）（2）,TSMC 0.35um CMOS,工艺版图各层图形之间的最小间距,3.2 设计规则,交叠规则（,Overlap rule）（1）,交叠有两种形式：,（1）一几何图形内边界到另一图形的内边界长度（,intersect）,（2）,一几何图形外边界到另一图形的内边界长度（,enclosure）,intersect,enclosure,A,B,3.2 设计规则,交叠规则（,Overlap rule）（2）,TSMC 0.35um CMOS,工艺版图各层图形之间的最小交叠,3.2 设计规则,最小宽度与最小间距（1）,3.2 设计规则,最小宽度与最小间距（2）,3.2 设计规则,距离周边最小距离,3.2 设计规则,最短露头,3.2 设计规则,通孔与接触孔,3.2 设计规则,层间互连约束,Metal2,不能直接接有源区、多晶硅,Metal1、Metal2、,poly,不能直接对准,3.2 设计规则,工艺误差,工艺误差,显影：光衍射导致边缘模糊化,刻蚀：横向刻蚀，使边缘加粗,注入：横向注入导致,n+/p+,区沿水平方向有不期望的扩大,刻蚀限制最小宽度,3.2 设计规则,物理极限,物理极限,串扰：导线过细及间距过短，会使相邻导线发生电耦合,电迁移：铝条过细及间距过短，电迁移作用更明显,横向注入限制了有源区间距,3.2 设计规则,常见工艺误差,3.2 设计规则,违背设计规则带来的误差（1）,若两层掩膜未对准会产生问题，如金属塞图形与,n+,区未对准会导致,n+,有源区与,p,型衬底之间发生短路,3.2 设计规则,违背设计规则带来的误差（2）,符合设计规则,符合设计规则,不符合设计规则 源、漏短路,不符合设计规则 源、漏变窄,3.2 设计规则,违背设计规则带来的误差（3）,符合设计规则,不符合设计规则,有源区接触不良,3.2 设计规则,违背设计规则带来的误差（4）,接触孔下不得有多晶或有源区边缘,3.2 设计规则,设计规则实例,HG,工艺是一种晶体管耐压为4.5,V（,指,Bvceo,的最小值）、提供了两种多晶硅、采用了沟槽隔离技术的纯双极工艺。该工艺中提供的晶体管具有很高的开关速度。适合于900,MHz,到2.4,GHz,射频电路的加工制造，例如低噪声放大器、合成器、手机射频电路、无线局域网和高速逻辑电路等。这种工艺有下面一些主要特性：,集成电感,截止频率,Ft,为350,MHz,的横向,pnp,管,变容二级管,三种多晶硅电阻：,LoP,:155,+,20,LoN,:110,+,20,HiP,:1.4,+,0.2K,双金属电容,截止频率,Ft,为22,GHz,的,npn,管等,3.2 设计规则,设计规则实例,截面图,俯视图,一种截止频率,Ft,为22,GHz,的,npn,管,高性能晶体管的特点,P+,型多晶硅层用于基极的接触和连接,N+,型多晶硅层用于基极的接触和连接,由于使用了多晶硅层，形成基极和发射极区域时采用了自对准工艺,基极的,p+,低欧姆区域的形成减少了体电阻,重掺杂掩埋层用作集电极低欧姆连接，在此之上，一层薄外延层连接于内部集电极，这样可以允许大电流通过,在掩埋层和集电极金属之间形成,N+,掺杂区域，从而减小集电极串联电阻,氧化区取代,PN,结形成器件的隔离，寄生电容大大减小,器件隔离区域下形成,P,型扩散区，防止了寄生,MOS,效应,MIM,结构电容的版图,MIM,结构电容截面图,高值多晶硅电容的版图,高值多晶硅电容的截面图,3.3 基本工艺层版图,N,阱,3.3 基本工艺层版图,有源区,有源区（,Active）,用于制作,nFET,和,pFET,被场氧（,FOX）,所隔开,3.3 基本工艺层版图,掺杂硅区:,n+,掺杂硅区,nSelect,掺,As,或,P,用于制作,nFET,pSelect,掺,B,用于制作,pFET,属于有源区的一部分,3.3 基本工艺层版图,掺杂硅区:,p+,3.3 基本工艺层版图,多晶硅,多晶硅（,Poly,Si,）,掩蔽,n+、p+,掺杂,作为,MOS,栅电容的上导电极板,3.3 基本工艺层版图,nFET,的形成,3.3 基本工艺层版图,pFET,的形成,3.3 基本工艺层版图,实际尺寸与设计尺寸的差别,3.3 基本工艺层版图,版图尺寸最终尺寸,版图尺寸（设计值）,芯片的最终尺寸（有效值）,设计值,L=,多晶硅的线宽,W,p,有效值,L,eff,=L-L,W,p,FET,沟道长度,设计值,W=,有源区,W,a,有效值,W,eff,=W-W,W,a,FET,沟道宽度,分析,FET,特性时,应用,L,eff,、,W,eff,、,W,eff,/,L,eff,不要用,L、W、W/L,3.3 基本工艺层版图,有源区接触,有源区接触（,Active Contact）:,硅与互连金属的接触,3.3 基本工艺层版图,金属层：与有源区接触,金属层1（,Metal1）,信号互连线,电源线、地线,Metal1,至有源区,接触的最小间距,Metal1,线的,最小宽度,3.3 基本工艺层版图,金属层：多接触孔,3.3 基本工艺层版图,金属层：与源/漏接触,3.3 基本工艺层版图,金属层:与多晶接触,3.3 基本工艺层版图,串联的,nFET,3.3 基本工艺层版图,并联的,nFET,3.3 基本工艺层版图,通孔,通孔（,Via）:,形成相邻两层金属之间的互联,3.3 基本工艺层版图,CMOS,版图特点,每当有源区被,nSelect,包围时就形成,n+,每当有源区被,pSelect,包围时就形成,p+,每当多晶穿越,n+,区时就形成,nFET,每当多晶穿越,p+,区时就形成,pFET,若无接触孔（有源区接触、多晶接触、通孔），,n+、p+、,多晶硅、各层金属即使相互交叉，也不会形成电连接,3.3 基本工艺层版图,示例,: （1）,版图,纵向结构,P,阱,CMOS,反相器版图,3.3 基本工艺层版图,示例,: （2）,版图,纵向结构,掩膜版,CMOS,反相器-,p_well,3.3 基本工艺层版图,示例,: （3）,CMOS,反相器-,Active,3.3 基本工艺层版图,示例,: （4）,CMOS,反相器-,Poly,3.3 基本工艺层版图,示例,: （5）,CMOS,反相器-,pSelect,3.3 基本工艺层版图,示例,: （6）,CMOS,反相器-,nSelect,3.3 基本工艺层版图,示例,: （7）,CMOS,反相器-,Activecontact,3.3 基本工艺层版图,示例,: （8）,CMOS,反相器-,Metal,3.4,FET,版图尺寸的确定,任务,版图设计者的任务,实现符合电原理图的布局、布线,版图尺寸应满足设计规则,FET,尺寸应满足电特性指标要求,3.4,FET,版图尺寸的确定,尺寸确定原则,需由版图设计者确定的,FET,参数,沟道长度,L,沟道长度,W,沟道宽长比,W/L(,若,L,固定的话),FET,尺寸的确定原则,使电路的特性（直流、开关）对称,符合电路性能指标要求,按最坏情况设计,与输入电平无关,3.4,FET,版图尺寸的确定,nFET,和,pFET,之不同,3.4,FET,版图尺寸的确定,单元晶体管：定义,单元晶体管：作为所有其他晶体管的设计参照，只要复制、放大就能获得其他所有晶体管,最小尺寸晶体管：按设计规则尺寸设计的晶体管。常用最小尺寸晶体管作为单元晶体管,不带接触孔的最小尺寸晶体管,带有源区接触的最小晶体管,3.4,FET,版图尺寸的确定,单元晶体管：放大,W/L,R,lx,C,lx,2W/L,R,lx,/2 2C,lx,4W/L,R,lx,/4 4C,lx,若单位晶体管的宽长比为,W/L,沟道电阻为,R,lx,栅电容为,C,lx,则放大,S,倍后的晶体管的常数为,S(W/L)、,R,lx,/S、,SC,lx,3.4,FET,版图尺寸的确定,单元晶体管：串联链,串联连接,FET,链的放大,总电阻为2,R,lx,总电阻为,R,lx,要使2个晶体管串联后电阻仍然等于单个晶体管的电阻，就必须将晶体管放大1倍,3.4,FET,版图尺寸的确定,交叉型晶体管,用平行连接的管子构成高宽长比的,FET,W,eff,=4W,长条 方形,3.4,FET,版图尺寸的确定,叉指型晶体管,单指型,双指型,可减小栅电阻,3.5 版图设计方法,基本规则,图形和阵列尽量规则，避免采用多边形，以便得到最大的密度,n+、p+,和栅能共享则共享,电源、地线一般采用水平方向的金属线，置于布局布线区的上、下方,3.5 版图设计方法,设计步骤,版图设计步骤（举例）,1）画,V,DD,和,Gnd,水平线，分别置于顶和底,2）画四个输入的多晶硅栅，等间距垂直,3）画,pFET,的有源区条和,nFET,的有源区条,4）画金属线，按规定的逻辑进行互连,3.5 版图设计方法,棍棒图法：定义,用线来代表,FET,结构和互连线，用不同的颜色代表不同的工艺层,只表示晶体管的相对位置及互连关系，无晶体管尺寸信息,3.5 版图设计方法,棍棒图法：设计规则,红线与绿线交叉产生一个,FET,FET,在黄色边框内为,pFET,在黄色边框外为,nFET,红线在绿线之上,红色可以越过蓝色或灰色,蓝色可以越过红色、绿色或灰色,灰色可以越过红色、绿色或蓝色,蓝色连接绿色必须放置晶体管接触孔,蓝色连接红色必须放置多晶硅接触孔,蓝色连接灰色必须放置通孔,3.5 版图设计方法,反相器：棍棒图,水平放置,垂直放置,3.5 版图设计方法,反相器：水平放置,水平放置：,W,的扩大受限制,3.5 版图设计方法,反相器：垂直放置,垂直放置：,W,的扩大容易,3.5 版图设计方法,反相器：对称结构,W,p,=,rW,n,pFET,与,nFET,具有相同的电特性,3.5 版图设计方法,反相器串联,W,p,=,rW,n,pFET,与,nFET,具有相同的电特性,3.5 版图设计方法,NAND2:,棍棒图,3.5 版图设计方法,NAND2:,水平与垂直,垂直放置：,W,P,易调整,水平放置：,W,P,不易调整,3.5 版图设计方法,NAND4,3.5 版图设计方法,NOR2:,棍棒图,3.5 版图设计方法,NOR2:,棍棒图,水平放置：,W,P,不易调整,垂直放置：,W,P,易调整,3.5 版图设计方法,宽度的考虑,在面积容许的前提下,串联的,FET,最好比单个,FET,宽些,pFET,最好比,nFET,宽些,3.5 版图设计方法,组合逻辑：实例1,3.5 版图设计方法,组合逻辑：实例2,3.5 版图设计方法,实例1和实例2的对比,逻辑对偶,版图对偶,3.5 版图设计方法,基于传输门的多路选择器,THE END,谢谢大家！,