中兴电路基础培训

Copyright 2003, ZTE CORPORATION,密级：内部公开,电路基础培训,中兴通讯CDMA事业部,设计开发部,2005.5,硬件人员的基本素质,本次课程内容,回顾常用的电路基础常识,了解设计开发部设计需要的一些基本电路知识,接口,时钟/定时,上下拉,互联中的问题SI，热拔插,通过案例了解一些电路设计的常见问题,电路常识,电阻，欧姆定律,基尔霍夫定律（KCL，KVL）,电容：电压不能突变,电感：电流不能突变,戴维宁等效,线性叠加定理,戴维宁等效,诺顿等效,电路常识,一阶RC电路,使信号变缓,滤去窄脉冲,消除高频分量,电路常识,一阶RL电路,当开关断开时，电感电流不能断续,会感应出高电压,为了防止开关（电子开关）损坏，对电感需要添加续流电路,继电器线圈，电机线圈等都是电感负载,电路常识,器件远不是理想的,电源,额定功率，内阻，纹波，频率特性，负载特性,电阻：,额定功率，阻值误差，温度系数，噪声，寄生参数,电容,击穿电压，ESR，ESL，漏电流，介质吸收，温度，湿度，,漏液（液体铝电解电容），明火（固体钽电解电容）,电感,电阻，寄生电容，功率,电路常识参考资料,电路分析基础（很多教材可选）,厂商器件手册和应用注记（,电容，电感，电阻和磁珠的厂家也有手册，不要忽略哟！,）,H&H, The Art of Electronics, 2nd Edition,Analog Devices,AN-348 Avoiding Passive-Component Pitfalls,硬件开发人员常用知识,电源,线性电源,开关电源,PLD,接口,时钟/定时,电路互联,可靠性,专门知识,DSP，MCU，桥片，混合电路,简单单板示意,接口,我们常用的接口电平,LVTTL，LVCMOS,RS-232，RS-485,LVDS，BLVDS，MLVDS,CML，PECL/LVPECL,单端/差分传输,单端：TTL，CMOS，RS-232,RS-485，LVDS，CML，PECL,并行/串行传输,将低速的并行信号复用，通过高速串行链路或者光纤传输。,接口LVTTL/LVCMOS,用于一般速率的数据传送，板内时钟分发,单端传输,简单，成熟，便宜,最常用的电平（3.3V LVTTL器件）：,VOH 2.4V, VOL 0.4V, VIH 2.0V, VIL 0.8V，有400mV的裕度,实际的切换电平在0.82.0V之间的某一个电平，可能随电源、温度、厂商等有一些变化,VOH（VOL）随着输出负载电流的降低（增加）,信号完整性,问题使噪声裕度进一步降低,接口,RS-232/RS-485,成熟，低速,232电平（来源于TIA/EIA-232-F-1997）,适用于点到点传输,-15-3V Marking（Logic 1）,+3+15V Spacing（Logic 0）,接收端电阻3KOhm7KOhm（典型5KOhm），电容不大于2500pF（电缆长度受到电容的限制）,485电平（来源于TIA/EIA-485-A-1998）,差分传输,最高10Mbps,共模电压-7V+12V，最大输入电压范围-7+15V,输出差分电压1.56V(开路)，输入差分电压0.25V,接口 LVDS,（,Low Voltage Differential Signaling）,高速，低摆幅，低功耗,Multi-drop LVDS,BLVDS (NSC) 10mA,电流,MLVDS (TI,，,TIA/EIA-899,) 11.3mA,电流，控制摆率（,1ns,）,LVDS基本原理,TI MLVDS 阈值,接口,CML/ECL,CML（Current Mode Logic）,ECL（Emitter-Coupled Logic）,NECL（-5.2V Vee）,PECL（+5V Vcc）,LVPECL（+3.3V Vcc）,输出50欧姆端接到Vcc-2V，输入共模电平Vcc-1.3V,Check the datasheet for detailed information,接口直流耦合，交流耦合和平衡,高速串行链路多种标准需要进行接口,电压摆幅,共模电平范围,端接,直流耦合,直接接口，需要仔细处理接口的共模电平范围,交流耦合,通过电容隔直，可以单独设置共模偏置，设计容易,交流耦合时，数据中0-1个数不同，会导致传输失败，需要直流平衡编码CIMT，8B/10B,接口部分参考资料,器件厂商器件手册,普通逻辑电平接口器件应用指导书,TIA/EIA-232-F-1997,TIA/EIA-485-A-1998,Texas Instrument,LVDS Application and Data Handbook,National Semiconductor,LVDS User Manual,Texas Instrument,Application notes about Interfacing between signals,ON Semi,Applation notes about PECL,时钟,系统的心脏,触发器与同步电路,输入只在时钟切换的时候对输出产生影响，或是说“,与时钟同步,”,为什么使用同步电路？,避免器件受温度，电压，工艺的影响；,易于消除电路的毛刺，使设计更可靠,同步电路可以很容易地组织流水线，提高运行速度,系统在时钟的“驱动”下工作，时钟在系统中至关重要,时钟偏斜,时钟偏斜（Skew）,定义：时钟实际到达时间和期望到达时间之间的差异,来源,同一器件不同输出之间的偏斜,不同器件之间的偏斜,不同路径延迟导致的偏斜,不同级数的时钟树,要控制传输路径延迟，而不是线长,不同负载状况导致的偏斜,时钟抖动,时钟抖动（Jitter）,频偏，漂动和抖动,抖动的分类,确定性抖动，随机抖动,抖动的来源,抖动的影响,多级锁相环系统可能产生谐振,多时钟系统中会打破系统定时状况用FIFO解决,FIFO系统中会使FIFO中的数据量发生变化,定时,时钟的单调性,一些常见参数,Tco: Clock to output delay,Tsu: Setup time,Th: Hold time,Tpd: Propagation delay,建立时间问题和保持时间问题,异步时序可能存在问题,同步时序的最长延迟问题和最短延迟问题,时钟/定时部分参考资料,Howard Johnson, Martin Graham,High-Speed Signal Propagation A Handbook of Advanced Black Magic， Chapter 12,Cypress Semiconductor,Perfect Timing,部分高速设计译文,上下拉,重要但是被忽略的问题,为什么信号线上要加上下拉？,什么时候要加上下拉？,上拉还是下拉？,用多大的电阻上下拉？,上下拉,为什么要加上下拉？,预置电平,总线上下拉，复位预置，控制线上下拉,防止输入浮空,普通器件未用输入端，可能3态的信号线（总线上下拉）,建立电平,OC/OD，I2C，CML，PECL,测试需要,对于固定高/低的信号，为了测试激励需要，需要上下拉,端接,在CML，PECL电路中常见类似上下拉的情况,上下拉,器件内置的上下拉,总线保持器件,节省了上下拉电阻,使设计考虑复杂化,ISP MACH 4000 EPLD,Cyclone FPGA,单独可编程的上拉，或者悬空,全局可编程的上拉，下拉，悬空，或者总线保持,上下拉,怎么选择上拉或者下拉？,数据线/总线根据需要电平选择上下拉,受控OE端一般选择让器件无效,怎么选择电阻？,对于CMOS器件，我们一般选择10K都可以满足要求,多个负载可能需要不同的电阻,充分考虑器件内部的上下拉情况,下拉比上拉电阻小是TTL时代留下来的惯例,互联,接口电平兼容最起码的要求,驱动能力,热拔插场合会出现什么问题？,高速电路中会有什么问题？,互联,热拔插应用,Ioff 和 PU3S,保护二极管的影响,模拟开关和其他带有钳位保护二极管的器件,上拉还是下拉？,I2C器件能否在热拔插场合工作？,互联,高速设计中，PCB走线就是理想导线吗？,信号就是理想的样子吗？,上下拉、互联部分参考资料,器件厂商器件手册,普通逻辑电平接口器件应用指导书,Howard Johnson,高速数字设计,案例分析,采用另外文稿授课,Q&A,大家有什么问题？,The End,谢谢大家！,