微机接口四总线

第七章,8086CPU,的总线操作与时序,第七章节 8086时序,1.时序概念:,时钟周期(T状态周期),机器周期(总线周期),指令周期,空闲状态周期T,I,等待周期T,w,2.典型总线周期,存储器及外设读写周期,中断响应周期,总线请求/响应周期,1. 有利于我们深入了解指令的执行过程,2. 有利于我们在编程时适当选用指令以缩短指令的存贮空间和指令执行时间,3. CPU与存贮器或I/O端口连接时，要考虑如何实现时序上的配合,4. 微型机用于实时控制时,必须估计或计算CPU完成操作所需时间,以便与控制过程配合,举例,1.时钟周期 (T状态周期,Clock Cycle,),T,1,T,2,T,3,T,4,7.1 时钟周期、总线周期和指令周期,微处理器内部操作的最基本时钟单元，宽度为时钟信号相邻两上升沿之间的时钟间隔。,2.机器周期(总线周期,Bus Cycle),微机处理器BIU与外部电路之间进行一次数据传送操作所占用的时间，包含若干个时钟周期。,T,1,T,2,T,3,T,4,T,I,T,1,T,2,T,3,T,4,总线周期,总线周期,地址,数据,地址,AD,CLK,数据,3.指令周期,(Instruction Cycle),执行一条指令所需要的时间，由一至若干个机器周期组成。,7.2 系统的复位操作,8086CPU的RESET引脚是用于系统复位的，可完成系统复位和启动操作，复位时，CPU内部的寄存器状态为：标志寄存器FR、指令指针IP、段寄存器DS、SS、ES清零，指令队列清空，段寄存器CS置为FFFFH。实际上，除了CS外，所有内部寄存器都清零。启动后，从内存的FFFF0H开始执行程序，FFFF0H处一般存放一条无条件转移指令，转向系统程序的入口地址。,8086CPU复位时序图,至少四个时钟周期,CLK,REST,内部REST,控制线,ALE、HLDA,地址线,7.3 总线操作与时序,Intel 8086微处理器采用总线复用操作方式8086的16位数据总线和地址总线的低16位是共用的，典型的总线周期如图,T,1,T,2,T,3,T,4,T,I,T,1,T,2,T,3,T,4,总线周期,总线周期,地址,数据,地址,AD,CLK,数据,在没有插入等待时钟周期,T,W,的情况下，总线周期由,4,个时钟周期组成，即图中,T,1,、T,2,、T,3,、T,4,在,T,1,期间,CPU,把存储器或外设的地址放到总线上，这些地址信息由,ALE,控制锁存到地址锁存器中，以便使总线上可以传送数据信息。,T,2,期间分时复用的地址,/,数据总线处于高阻态，以便为读入或写出数据作准备。,在,T,3,和,T,4,期间，读或写的数据出现在总线上，以使完成读或写的操作。,等待周期T,W,：,T,1,T,2,T,3,T,W,一个总线周期,数据输入,地址输出,T,4,READY,地址总线,READY信号的定时波形,如果在T,3,周期结束之前，存储器或外设未准备好数据传送，就要启动输入CPU的READY线使之变低电平，从而在T,3,和T,4,之间插入一个或多个T,W,等待周期，直到READY变高，转入T,4,周期，完成读写操作。,空闲状态周期T,I,：,8086执行部件EU和总线接口部件BIU在一定程度上独立并行工作，只有当BIU为了填满指令队列或EU执行指令需要与外部交换数据时，申请一个总线周期，此时BIU才执行一个总线周期。因此在两个总线周期之间，可能会存在一些BIU空闲时钟周期。,一、8086读总线周期,T,1,T,2,T,3,T,4,一个总线周期,CLK,A,19,A,16,S,6,S,3,A,19,/S,6, A,16,/S,3,BHE/S,7,DATA IN,AD,15, AD,0,ALE,低=I/O，高=M,M/IO,RD,DT/R,DEN,A,15,A,0,举例,二、8086具有等待状态的读总线周期,T,1,T,2,T,3,T,W,一个总线周期,CLK,A,19,A,16,A,19,/S,6, A,16,/S,3,BHE/S,7,DATA IN,AD,15, AD,0,ALE,低=I/O， 高=M,M/IO,RD,DT/R,DEN,A,15,A,0,T,4,READY,WAIT,READY,S,6,S,3,三、8086写总线周期,T,1,T,2,T,3,T,4,一个总线周期,CLK,A,19, A,16,S,6, S,3,A,19,/S,6, A,16,/S,3,BHE/S,7,DATA OUT,AD,15, AD,0,ALE,高,=I/O，低=M,M/IO,WR,DT/R,DEN,A,15,A,0,四、8086具有等待状态的写总线周期,T,1,T,2,T,3,T,4,一个总线周期,CLK,A,19, A,16,S,6, S,3,A,19,/S,6, A,16,/S,3,BHE/S,7,DATA OUT,AD,15, AD,0,ALE,高,=I/O，低=M,M/IO,WR,DT/R,DEN,A,15,A,0,T,W,READY,WAIT,READY,五、8086最小模式下的总线保持,T,4,OR,T,I,CLK,HOLD,HLDA,AD,15, AD,0,A,19,/S,6, A,16,/S,3,六、8086中断响应周期,T,1,T,2,T,3,T,4,T,1,T,2,T,3,T,4,向量类型,ALE,AD,0, AD,15,INTA,DEN,CLK,第一个中断响应周期,第二个中断响应周期,eg. 使AX清零,MOV AX, 0三字节 4T,SUB AX, AX二字节 3T,XOR AX, AX二字节 3T,eg.,MOV AX, 2000H,设 DS=1000H，,12000H=67H，,12001H=45H,T,1,T,2,T,3,T,4,一个总线周期,CLK,A,19,A,16,S,6,S,3,A,19,/S,6, A,16,/S,3,BHE/S,7,DATA IN,AD,15, AD,0,ALE,M/IO,RD,A,15,A,0,0010 0000 0000 0000,0001,4567H,BHE为低,M/IO为高,AX=4567H,在,T,1,的前半周时，,CPU,把存储器或外设端口地址放入,AD,0,AD,15,和,A,16,/S,3,A,19,/,S,6,。,M/IO,信号有效，如果是存储器读，则,M/IO,线为高电平；如果是外设读操作，则,M/IO,为低电平。该信号从,T,1,开始维持到,T,4,结束，,BHE/S,7,信号也在,T,1,时刻选通，以指明高,8,位数据总线上的信息是可用的。,地址和,BHE/S,7,输出同时，,ALE,变为高电平，大约经过半个周期，在,T,1,后半周变为低电平，其下降沿使地址信息锁存到锁存器中。,DT/R,输出为低电平，表明此时进行了是总线读操作。,RD,信号变为低电平，指示本周期进行读操作。,DEN,信号变为低电平，该信号通常用于控制双向数据总线缓冲器的数据传输操作。,上述,RD,和,DEN,信号维持到,T,4,开始。,在,T,2,的前半周时，结束地址信息的输出，,AD,0,AD,15,变为高阻态，,A,16,/S,3,A,19,/,S,6,和,BHE/S,7,输出周期状态信息，并维持到,T,4,。,在基本总线周期T,3,状态，内存单元或I/O端口将数据送到数据总线上。CPU通过AD,15,AD,0,接收数据。,在T,4,状态和前一个状态交界的下降沿处，CPU对数据总线进行采样，从而获得数据。,CPU在T,3,状态前沿对READY信号进行采样，如果READY为低，即说明存储器和外设尚未准备好，CPU就会在T,3,和T,4,之间自动插入一个或几个等待状态T,W,，CPU在某每个T,W,前沿处对READY信号进行采样，直至CPU接收到高电平的READY信号后，再把T,W,的状态执行完，脱离T,W,，进入T,4,。,在,T,1,的前半周时，,CPU,把存储器或外设端口地址放入,AD,0,AD,15,和,A,16,/S,3,A,19,/,S,6,。,M/IO,信号有效，如果是存储器写，则,M/IO,线为高电平；如果是外设写操作，则,M/IO,为低电平。该信号从,T,1,开始维持到,T,4,结束，,BHE/S,7,信号也在,T,1,时刻选通，以指明高,8,位数据总线上的信息是可用的。,地址和,BHE/S,7,输出同时，,ALE,变为高电平，大约经过半个周期，在,T,1,后半周变为低电平，其下降沿使地址信息锁存到锁存器中。,DT/R,输出为高电平，表明此时进行了是总线写操作。,WR,信号变为低电平，指示本周期进行写操作。,DEN,信号变为低电平，该信号通常用于控制双向数据总线缓冲器的数据传输操作。,上述,RD,和,DEN,信号维持到,T,4,开始。,地址信号发出之后，,CPU,立即从,AD,0,AD,15,发出要写到存储单元或,I/O,端口的数据，,A,16,/S,3,A,19,/,S,6,和,BHE/S,7,输出周期状态信息，并维持到,T,4,状态。,在T,3,状态，CPU继续提供状态信息和数据，并且继续维持WR、M/IO及DEN信号为有效电平。,在T,4,状态，CPU认为存储器或外设端口已经完成数据的写入，因而，数据从数据总线上被撤除，各控制信号线和状态信号线也进入无效状态。此时DEN信号总是进入高电平，从而使总线收发器不工作。,如果系统中设置READY电路，并且CPU在T,3,状态的一开始未收到“准备好”信号，那么，会在状态T,3,和T,4,之间插入一个或几个等待周期。直到在某个T,W,的前沿处，CPU采样到“准备好”信号后，便将T,W,状态作为最后一个等待状态。执行完T,W,状态后进入T,4,状态。在T,W,状态，总线上所有控制信号的情况和T,3,时一样，数据总线上也仍然保持要写入的数据。,在每个时钟脉冲的上升沿，,CPU,会对,HOLD,引脚信号进行采样。,如果检测,HOLD,处于高电平状态，并且在允许让出总线周期的,T,4,状态或者空闲状态,T,I,之后的下一个时钟周期，,CPU,把,HLDA,变为有效，让出总线控制权。,如果发出请求设备将,HOLD,变为低电平，,CPU,收回总线控制权。,CPU,一旦让出总线控制权，便使地址,/,数据引脚、地址,/,状态引脚以及控制信号引脚,RD、WR、INTA、M/IO、DEN,及,DT/R,都处于浮空状态。,在第一个中断响应总线周期，处理器使地址/数据线处于高阻态，并从T,2,开始发出中断响应INTA且一直维持到T,4,开始，用来通知外设，处理器已响应中断请求INTR。,第二个中断响应总线周期仍从T,2,开始到T,4,发出INTA信号，在第二个总线周期的T,2,到T,4,周期间，数据总线上可以放置中断矢量，并且DEN为低电平，允许CPU读入数据总线上的中断矢量。,