微细加工与MEMS技术1引论

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,微细加工与MEMS技术,1,教材：,微电子制造科学原理与工程技术，Stephen A. Campbell，电子工业出版社,主要参考书：,微细加工技术，蒋欣荣，电子工业出版社,VLSI Technology, S. M. Sze,半导体制造技术，Michael Quirk, Julian Serda，电子工业出版社,2,第,1,章 引论,1.1,主要内容,加工尺度：亚毫米,纳米量级。,加工单位：微米,原子或分子线度量级（10,8,cm）。,加工形式：分离加工、结合加工、变形加工。,3,微细加工技术的涉及面极广，具有,“大科学”,的性质，其发展将依赖于基础材料、器件物理、工艺原理、精密光学、电子光学、离子光学、化学、计算机技术、超净和超纯技术、真空技术、自动控制、精密机械、冶金化工等方面的成果。,微细加工技术的应用十分广泛，主要应用于集成电路以及微机电系统（MEMS）的制造。,4,加工尺度：,微米,纳米。,1.2,微细加工技术在集成电路发展中的作用,一、集成电路发展简史,58年，锗 IC,59年，硅 IC,61年，SSI（,10, 100,个元件,/,芯片），RTL,62年，MOS,IC，TTL，ECL,63年，CMOS,IC,64年，线性 IC,5,6,65年，MSI （,100, 3000,个元件,/,芯片）,69年，CCD,70年，LSI （,3000 10,万个元件,/,芯片），1K DRAM,71年，8位 MPU,IC，4004,72年，4K DRAM，I,2,L IC,77年，VLSI（,10,万,300,万个元件,/,芯片），64K DRAM，,16位 MPU,80年，256K DRAM，2,m,84年，1M DRAM，1,m,85年，32 位 MPU，M 68020,7,86年，ULSI（,300,万, 10,亿个元件,/,芯片），,4,M DRAM ( 8,10,6, 91,mm,2, 0.8,m, 150,mm ) ，,于 89,年开始商业化生产，95,年达到生产顶峰。主要工,艺技术：g 线（436,nm）步进光刻机、1,:,10 投影曝光、,负性胶 正性胶、各向异性干法腐蚀、LOCOS 元件,隔离技术、LDD 结构、浅结注入、薄栅绝缘层、多晶,硅或难熔金属硅化物、多层薄膜工艺等。,88年，16,M DRAM（3,10,7, 135,mm,2, 0.5,m, 200,mm），,于 92,年开始商业化生产，97,年达到生产顶峰。主要,工艺技术：i 线（365,nm）步进光刻机、选择,CVD,工艺、,多晶硅化物、难熔金属硅化物多层布线、接触埋入、,化学机械抛光（CMP）工艺等。,8,91年，64,M DRAM（1.4,10,8, 198,mm,2, 0.35,m, 200,mm），,于 94,年开始商业化生产，99,年达到生产顶峰。主要,工艺技术：i 线步进光刻机、相移掩模技术、低温平,面化工艺、全干法低损伤刻蚀、加大存储电容工艺、,增强型隔离、RTP,/,RTA工艺、高性能浅结、CMP,工艺、生产现场粒子监控工艺等。,92年，256,M DRAM（5.6,10,8, 400,mm,2, 0.25,m, 200,mm），,于 98,年开始商业化生产，2002,年达到生产顶峰。,主要工艺技术：准分子激光（248,nm）步进光刻机、,相移掩模技术、无机真空兼容全干法光刻胶、,10,亿个元件,/,芯片），,1,G DRAM（2.2,10,9, 700,mm,2, 0.18,m, 200,mm），,2000,年开始商业化生产，2004,年达到生产顶峰。,主要工艺技术：X 射线光刻机、超浅结（0.05,m,）、,高介电常数铁电介质工艺、SiC 异质结工艺、现场,真空连接工艺、实时控制工艺的全面自动化等。,97年，4,G DRAM（8.8,10,9, 986,mm,2, 0.13,m, 300,mm），,2003,年进入商业化生产。,02年，2,G、0.13,m，（商业化生产）,04年，4,G、0.09,m，（商业化生产）,06年，8,G、0.056,m，（商业化生产）,10,11,二、集成电路的发展规律,集成电路工业发展的一个重要规律即所谓,摩尔定律,。,Intel,公司的创始人之一戈登摩尔先生在,1965,年,4月19日发表于电子学杂志上的文章中提出，集成电路的能力将每年翻一番。1975,年，他对此提法做了修正，称集成电路的能力将每两年翻一番。,摩尔定律最近的表述：在价格不变的情况下，,集成电路芯片上的晶体管数量每,18,个月翻一番，即每,3,年乘以,4。,12,13,集成电路工业发展的另一些规律,建立一个芯片厂的造价也是每,3,年乘以,4 ；,线条宽度每,6,年下降一半；,芯片上每个器件的价格每年下降 30%,40% ；,晶片直径的变化：,60年：0.5,英寸， 65年：1,英寸，,70年：2,英寸， 75年：3,英寸， 80年：4,英寸，,90年：6,英寸， 95年：8,英寸（200,mm ），,2000年：12,英寸（300,mm）。,14,美国 1997,2012,年半导体技术发展规划,三、集成电路的发展展望,目标：集成度 、可靠性 、速度 、功耗 、成本,努力方向：线宽 、晶片直径 、设计技术,15,可以看出，专家们认为，,在未来一段时期内，IC,的发展仍将遵循摩尔定律，,即集成度每,3,年乘以,4 ，而线宽则是每,6年下降一半。,硅技术过去一直是，而且在未来的一段时期内也还将是微电子技术的主体。,目前硅器件与集成电路占了,2000多亿美元的半导体市场的 95%,以上。,大规模集成电路发展的几个趋势:,1、单片系统集成（SOC）,2、整硅片集成（WSI）,3、半定制电路的设计方法,4、微机电系统（MEMS）,5、真空微电子技术,16,四、集成电路发展面临的问题,1、基本限制,如热力学限制。由于热扰动的影响，数字逻辑系统的开关能量至少应满足,E,S, 4,kT,= 1.65,10,-20,J。当沟道长度为,0.1,m,时，开关能量约为,5,10,-18,J。在亚微米范围，从热力学的角度暂时不会遇到麻烦。又如加工尺度限制，显然原子尺寸是最小可加工单位，现在的最小加工单位通常大于这个数值。,2、器件与工艺限制,3、材料限制,硅材料较低的迁移率将是影响 IC,发展的一个重要障碍。,4、其他限制,包括电路限制、测试限制、互连限制、管脚数量限制、散热限制、内部寄生耦合限制等。,17,1.3,集成电路制造的基本工艺流程,器件设计,芯片制造,封装测试,电路设计,材料制备,18,Process Flow of Annealed Wafer,Crystal,Growth,Slicing,Graphite Heater,Si Melt,Si Crystal,Polishing,Wafering,High Temp.,Annealing,Furnace,Annealed Wafer,Defect Free,Surface by,Annealing,(,Surface Improvement）,Surface Defect,Map,Polished Wafer,19,20,88 die,200-mm wafer,232 die,300-mm wafer,21,横向加工：,图形的产生与转移（又称为光刻，包括曝光、,显影、刻蚀等）,纵向加工：,掺杂（扩散、离子注入）、,薄膜制备（热氧化、蒸发、溅射、CVD 等）,芯片制造,22,23,涂光刻胶（正）,选择曝光,热氧化,SiO,2,一、 PN,结的制造工艺流程,N,24,去胶,掺杂,显影（第,1,次图形转移）,刻蚀（第,2,次图形转移）,N,P,25,镀铝膜,光刻铝电极,CVD,淀积,SiO,2,膜,光刻接触孔,26,二、典型的双极型集成电路工艺流程,衬底制备 热氧化 隐埋层光刻 隐埋层扩散 外延淀积 热氧化 隔离光刻 隔离扩散 热氧化 基区光刻 基区扩散 再分布及氧化 发射区光刻 （背面掺金） 发射区扩散 氧化 接触孔光刻 铝淀积 反刻铝 铝合金 淀积钝化层 压焊区光刻 中测,27,衬底制备、热氧化、第,1,次光刻、隐埋层扩散,杂质选择原则：杂质固溶度大，以使集电极串联电阻降低；高温时在硅中的扩散系数要小，以减小外延时埋层杂质上推到外延层的距离；与硅衬底的晶格匹配好，以减小应力。最理想的隐埋层杂质为,As,。,28,对于模拟电路，可选外延层电阻率,epi,=,0.5 5,.cm，厚度,T,epi,=,7 17,m。,外延层淀积、热氧化,对于数字电路，可选外延层电阻率,epi,=,0.2,.cm，厚度,T,epi,=,3 7,m；,29,第,2,次光刻、,隔离扩散,在硅衬底上形成孤立的外延层岛，实现各元件间的电绝缘。,30,热氧化、第,3,次光刻、基区扩散,形成,NPN,管的基区及扩散电阻。,31,热氧化、第,4,次光刻、,发射区扩散,包括集电极接触孔光刻与,N,+,扩散，以减小接触电阻。,32,氧化、第,5,次光刻（接触孔光刻 ）,33,铝淀积、第,6,次光刻、铝合金,34,35,钝化：,可采用等离子增强化学汽相淀积（PECVD）Si,3,N,4,钝化膜，一般淀积温度,300。,第,7,次光刻,（开压焊孔）,引线压焊、封装及测试,从上述芯片制造工艺过程可以看到，共进行了,7,次光刻 ，需要,7,块掩膜版。典型的集成电路制造工艺需要,15,20,块不同的掩膜版，某些 BiCMOS,工艺更需要,28,块掩膜版。此外，还要涉及到氧化、外延、离子注入或扩散、化学汽相淀积、金属化和钝化等工艺。掌握了这些工艺技术，就掌握了制造集成电路的基本技术。,36,S,G,D,三、 MOSFET,集成电路,N,沟道硅栅,MOSFET,剖面图,P,N,N,37,CMOS,结构剖面图,38,Silicon substrate,drain,Silicon substrate,Top protective layer,Metal layer,Insulation layers,Recessed conductive layer,Conductive layer,39,