PCB之PADSLAYOUT学习笔记课件

上传人:文**** 文档编号:241666723 上传时间:2024-07-14 格式:PPT 页数:19 大小:1.25MB
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PADS PADS 学习笔记学习笔记 闫武周闫武周PADS 学习笔记闫武周1画板前,应先根据CPU和主要的IC及元器件确定好布局框图信号流向图画板前,应先根据CPU和主要的IC及元器件确定好布局框图信2 PADS Router 基本操作 PCB 文件-设置规则-DRP-Router中布线问题1:Router中不显示飞线 是colour OR net colour的问题,可以按Ctrl+C或者Alt+Ctrl+N 来对颜色进行设置。Display Setting中几个选项对应的快捷键:T =O =Router 中的OPTION 选项中的 length monitor:如果勾选,则会在布线过程中显示布线的长度,如果有长度限制,则会给出相应的提示。如果不勾选,则布线过程中不会给出长度提示。PADS Rout3绘制绘制 等长线等长线&蛇形线蛇形线一:设置等长线:选中net(或者net group)之后点击右键,选择 match length group,之后再到 project explore 中的 Match Length Group 中为之命名即可。或者在 Project Explore的net 中copy 相应的net,然后paste 到 match length group 选项组中,再为之命名即可。设置好之后,选中该组等长net,进入其属性选项中设置其 Tolerance 和 Restrict Length。二:设置蛇形走线:在option 菜单中,设置好tune/accordion,走线过程中 Shift+A 即可开始走线。在router 走完蛇形线后返回到 layout 里面,设置好design/MIter,选择走线之后点击右键/Add Miter 即可将拐角走线圆弧化!绘制 等长线&蛇形线一:设置等长线:4差分走线差分走线一:差分线的设置:可以再padslayout 中的 Setup DesignRules/Differential pairs 中设定:在router中,选中两条net,点击右键选择 /Make Differential Net。:在router的project explorer 中net 列表中选择相应的net pairs,然后copy 到 differential pairs 分组中即可。二:差分线的属性设置 在router 中找到相应的差分对,在属性中可以对 其 长度/线宽/间距/阻抗 等进行设置。设置好属性后,F3即可以开始差分对的走线。差分走线一:差分线的设置:520H 规则设规则设置置 20H规则:为减少电路板的对外辐射,可以将其电源层相对于地层内缩一些内缩一些尺寸。SETUP:SetUp/Design Rules/Conditional Rules/NET(电源层所fill的net)VS LAYERS(电源层)设置器相对规则中的 copper vs board的 距离即可。统一修改板子上元件的标号字体:Edit/Filters/Labels 只选择labels Ctrl+A 选择所有的字体后 Ctrl+Q 对其属性进行设置即可 20H 规则设置 20H规则:6PADS ROUTER 基本操作BackupFiles 的保存路径。option/files/locations 中双击可以选择 backup文件的保存路径。配色方案:options/color中可以设置PCB板子的配色方案。其中 可以设置网络名称的显示位置。Alt+Ctrl+N 可以针对某一个 net 来设置配色方案。元器件的放置:CTRL+E 来移动元器件。CTRL+I =SPIN来任意旋转元器件 CTRL+R=旋转元器件PADS ROUTER 基本操作BackupFile7 Router 中的 DRC Filter Router 中的 DRC Filter8PCB:起到支撑电路元件和器件的作用,同时还提供电路元件和器件之间的电气连接。布局:就是把电路图中所有元器件 都合理地安排在面积有限的 PC B 上。布线:布局之后,通过设计铜箔的走线图,按照原理图连通所有的走线 相同类型的,如数据线、地址线和信号线。应该成组、平行分布,并注意它们之间的长短差异不要太大,这样既可以减小干扰,增强系统的稳定性,又可以使布线变得简单,印刷电路板的外观更加整齐美观PCB:布局:布线:相同类型的,如数据线9PADS PADS 中的快捷中的快捷键失灵失灵一:快捷键失灵:TOOL/CUSTOMIZE/RESET 各种配置即可二:PADS 库的修复:I 数据库完整性测试,设计过程中发现系统异常时,可试着敲此键。PADS 中的快捷键失灵一:快捷键失灵:二:PADS 库10 铺铜后给铺铜后给GND GND 大面积打大面积打VIA VIA&对某些网络添加对某些网络添加shieldingshielding一:设置好用于 stitching 和 shielding的 VIA 尺寸。二:Tool/Options 中的 Via Patterns 中设置好需要用于 stitching 和 shielding的 VIA形式。三:DRP 打开!四:选择一个shape (or flood之后的shape),选择之后点击右键/add via stitch 接口。五:对 NET 添加 shielding via:选择net之后点击右键/add via shielding 即可完成添加。铺铜后给GND 大面积打VIA 一:设置好用于 sti11PADS 快捷键D+O:设置via 的显示模式 P+O:铺铜只显示outlineO:走线只显示outline Z+n:只显示第 n 层L:改变当前层(如改当前层为第二层,为L2)UN:取消当前操作 E:以无过孔形式暂停走线 CTRL+F:翻转RE:重复多次操作 CTRL+I:任意角度翻转N:N 用来让NET高亮显示,N-以 高亮操作相反的顺序取消高亮。N 取消所有的高亮显示信号。Q:测量,从当前位置开始测量,精确测量时将状态框中的Snaps to the design grid取消。I 数据库完整性测试,设计过程中发现系统异常时,可试着敲此键。E 布线终止方式切换,可在下列3中方式间切换。“End No Via”;“End Via”;“End Test Point”CTRL+Click 使用方法是:从键盘上输入E来切换。QL 快速测量配线长度:先选择需要测量的线段、网络或配线对,然后键入“QL”无模命令后,将生成一个长度报告PADS 快捷键D+O:设置via 的显示模式 12Flood vs HatchFlood:Flood是根据现有的设计规则进行覆铜,软件会根据设计规则重新计算并确定覆铜区域的边界。Hatch:就是简单地在已有覆铜区域边界的覆铜区域内覆铜,或简单理解为”覆铜区域内的覆铜可视化先导出一个*.asc文件,再把这个文件导入生成新的*.pcb这样数据库能整理一次,能避免PCBLAYOUT异常退出文件丢失等问题。建议对较大的文件修改时都有这么一个操作过程。Flood vs HatchFlood:先导出一个13PADS Router中移动元器件后已布好的线消失问题的解决办法:打开tools-options-Placement选项卡,在Reroute traces框中选择during move 或after move,不要选no rerouting 即可。7、器件封装中过孔或焊盘的绘制问题:有些插件元件封装需要过孔(pad stack),过孔的设置除了默认的三层:mounted side、inner layers、opposite side需要设置焊盘大小和孔径外,还需要添加第四层:layer 25。打开过孔的pad stack,如下图所示:layer25,再用到CAM时才进行特别的设定:击Add添加新的层,在层选择中选择layer_25添加,第25层的设置为:焊盘大小比其他层大20mil或0.6mm,孔径一样。如果过孔没有添加第25层的属性,则在PCB中该孔会与接地平面的铜箔相连,孔周围没有隔离圈。第25层的数据就是关于地平面的电气属性,一般在地平面设置为CAM Plane时使用。PADS Router中移动元器件后已布好的线消失问题的解决14 多个去耦电容布局的最为显见的方式就是把它们一个一个的排成一排,而且把所有的0V连接都设计在同一端。但是这样的布局不会产生所要求的阻抗降低效果。!这不仅是因为他们的电流流动是处于同一个流向,而且器件之间的如此靠近又会形成相当大的互电感。因此这样的布局所形成的阻抗降低的整体效果不会达到1/10的水平。所以在采用这种布局时,通常都会把器件的间距拉开一点,以尽量降低他们之间的互感,并以此达到将整体阻抗降低至最低。然而,假如器件能被设置的使得由流经它们的电流所形成的磁通相互抵消的话,那么器件也就可以被安置的相互紧靠在一起。如右图的放置方式:(戴尔专利:6337798)采用这种放置方式的一个例子就是BGA封装的CPU的有些电源供电引脚上需要接好几个去耦电容的情况。右图的放置方式是起不到并联去耦的效果:去耦电容的放置去耦电容的放置 多个去耦电容布局的最为显见的方式就是把它们一个15去耦电容放置情况示去耦电容放置情况示 讲解讲解去耦电容放置情况示 讲解1620H20H规则仅仅在某些特定条件下才会提供明显的效果。规则仅仅在某些特定条件下才会提供明显的效果。这些特定的条件包括有:这些特定的条件包括有:(1 1)、在电源总线中电流波动的上升)、在电源总线中电流波动的上升/下降时间要小于下降时间要小于1ns.1ns.(2 2)、电源平面要处于)、电源平面要处于PCBPCB的内部层面上,并且与它相邻的上的内部层面上,并且与它相邻的上下两个层面都为下两个层面都为0V0V平面。这两个平面。这两个0V0V平面向外延伸的距离至少要平面向外延伸的距离至少要相当于它们各自与电源平面间层距的相当于它们各自与电源平面间层距的2020倍。倍。(3 3)、在所关心的任何频率上,电源总线结构不会产生谐振。)、在所关心的任何频率上,电源总线结构不会产生谐振。(4 4)、)、PCBPCB的总层数至少为的总层数至少为8 8层或更多。层或更多。20H规则仅仅在某些特定条件下才会提供明显的效果。17design rules的优先级高低排序:componentdecalpin pair group net class defaultdesign rules的优先级高低排序:18谢谢观赏谢谢观赏!谢谢观赏!19
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