模拟ic模块设计课件

模拟模拟ICIC及其模块设计及其模块设计浙大微电子学院微纳电子研究所 韩雁 2017 年5月第三讲第三讲模拟IC及其模块设计浙大微电子学院微纳电子研究所 内容1.1.ICIC制造工艺及模拟制造工艺及模拟ICIC工艺流程工艺流程2.2.模拟模拟ICIC设计需要具备的条件设计需要具备的条件3.3.模拟模拟ICIC设计受非理想因素的影响设计受非理想因素的影响4.4.带隙基准源的设计带隙基准源的设计5.5.运算放大器的设计运算放大器的设计6.6.电压比较器的设计电压比较器的设计7.7.压控振荡器的设计压控振荡器的设计8.8.过温保护电路的设计过温保护电路的设计9.9.欠压保护电路的设计欠压保护电路的设计2024/6/30浙大微电子浙大微电子2/34内容IC制造工艺及模拟IC工艺流程2023/7/30浙大微电内容1.1.ICIC制造工艺及模拟制造工艺及模拟ICIC工艺流程工艺流程2.2.模拟模拟ICIC设计需要具备的条件设计需要具备的条件3.3.模拟模拟ICIC设计受非理想因素的影响设计受非理想因素的影响4.4.带隙基准源的设计带隙基准源的设计5.5.运算放大器的设计运算放大器的设计6.6.电压比较器的设计电压比较器的设计7.7.压控振荡器的设计压控振荡器的设计8.8.过温保护电路的设计过温保护电路的设计9.9.欠压保护电路的设计欠压保护电路的设计2024/6/30浙大微电子浙大微电子3/34内容IC制造工艺及模拟IC工艺流程2023/7/30浙大微电1 1、IC制造工艺及模拟制造工艺及模拟IC工艺流程工艺流程IC制造工艺数字IC电路（CMOS工艺）模拟IC电路（Bipolar工艺、CMOS工艺）数模混合信号IC电路（CMOS、BiCMOS工艺）功率IC电路（BCD工艺，SOI工艺）ASIC制造常用工艺（um）标准CMOS工艺(0.5,0.35,0.18,0.13,65nm)2024/6/30浙大微电子浙大微电子4/341、IC制造工艺及模拟IC工艺流程IC制造工艺2023/7/Bipolar/CMOS/DMOS/SOI 工艺 CMOS DMOS SOIBipolar2024/6/30浙大微电子浙大微电子5/34Bipolar/CMOS/DMOS/SOI 工艺1 1、ICIC制造的基本工艺流程制造的基本工艺流程1、P阱阱(或或N阱阱)2、有源区、有源区(制作制作MOS晶体管的区域晶体管的区域)3、N-场注入(调整P型MOS管场区的杂质浓度,减小寄生效应)4、P-场注入(调整N型MOS管场区的杂质浓度,减小寄生效应)5、多晶硅栅、多晶硅栅(MOS管的栅极或称门极管的栅极或称门极)6、N+注入注入(形成形成N型型MOS管的源漏区管的源漏区)7、P+注入注入(形成形成P型型MOS管的源漏区管的源漏区)8、引线孔、引线孔(金属铝与硅片的接触孔金属铝与硅片的接触孔)9、一铝、一铝(第一层金属连线第一层金属连线)10、通孔、通孔(两层金属铝线之间的接触孔两层金属铝线之间的接触孔)11、二铝、二铝(第二层金属连线第二层金属连线)12、压焊块、压焊块(输入、输出引线压焊盘输入、输出引线压焊盘)2024/6/30浙大微电子浙大微电子6/341、IC制造的基本工艺流程1、P阱(或N阱)2023/7/2、模拟模拟ICIC设计需要具备的条件设计需要具备的条件 电路设计软件及模型电路设计软件及模型电路图绘制软件电路图绘制软件（Schematic Capture）电路仿真验证电路仿真验证 软件（软件（SPICE）器件工艺模型（器件工艺模型（SPICE MODEL）*2024/6/30浙大微电子浙大微电子7/342、模拟IC设计需要具备的条件 电路设计软件及模型*某某ICIC制造公司提供的制造公司提供的SPICE Model SPICE Model（NMOS）*NMOS(NML7).MODEL&1 NMOS LEVEL=1 VTO=0.7VTO=0.7 KP=1.8E-5 TOX=7E-8 LD=1.0E-6 XJ=1.0E-6 UO=320&GAMMA=0.83 PMI=0.695 RD=27 RS=27&CBD=7.8E-14 CBS=7.8E-14 PB=0.74 CGSO=5.9E-10 CGDO=5.9E-10&CGBO=9.9E-9 MJ=0.33 LAMBDA=0.016 TPG=-1 IS=1.0E-15*END2024/6/30浙大微电子浙大微电子8/34某IC制造公司提供的SPICE Model（NMOS）*某某ICIC制造公司提供的制造公司提供的SPICE Model SPICE Model（NMOS）*NMOS(NML7).MODEL&1 NMOS LEVEL=1 VTO=0.7VTO=0.7 KP=1.8E-5 TOX=7E-8 LD=1.0E-6 XJ=1.0E-6 UO=320&GAMMA=0.83 PMI=0.695 RD=27 RS=27&CBD=7.8E-14 CBS=7.8E-14 PB=0.74 CGSO=5.9E-10 CGDO=5.9E-10&CGBO=9.9E-9 MJ=0.33 LAMBDA=0.016 TPG=-1 IS=1.0E-15*END2024/6/30浙大微电子浙大微电子9/34某IC制造公司提供的SPICE Model（NMOS）*模拟模拟ICIC设计需要具备的条件（续）设计需要具备的条件（续）版图设计软件及验证文件版图设计软件及验证文件版图绘制软件版图绘制软件(Virtuso)设计规则检查软件设计规则检查软件(DRC)版图版图-电路图一致性检查电路图一致性检查(LVS)寄生参数提取软件寄生参数提取软件(Extracter)后三项软件需要的规则文件后三项软件需要的规则文件*GND2024/6/30浙大微电子浙大微电子10/34模拟IC设计需要具备的条件（续）版图设计软件及验证文所需所需DRC规则文件规则文件(Design Rule Check)(Design Rule Check)ivIf(switch(drc?)then ；条件转移语句，选择是否运行；条件转移语句，选择是否运行drcdrc(nwell width 4.8 1.a:Min nwell width=4.8)；检查；检查N阱宽度是否小于阱宽度是否小于4.8umdrc(nwell sep 1.8 1.b:Min nwell to nwell spacing=1.8)；检查；检查N阱之间的最小间距是否小于阱之间的最小间距是否小于1.8umdrc(nwell ndiff enc 0.6 1.c:nwell enclosure ndiff=0.6)；检查；检查N阱过覆盖阱过覆盖N扩散区是否大于扩散区是否大于0.6umdrc(nwell pdiff enc w!=nil&schPlist-w!=nil then if(layPlist-w!=schPlist-w then sprintf(errorW,Gate width mismatch:%gu layout to%gu schematic,float(layPlist-w),float(schPlist-w)return(errorW)if(layPlist-l!=nil&schPlist-l!=nil then if(layPlist-l!=schPlist-l then sprintf(errorL,Gate length mismatch:%gu layout to%gu schematic,float(layPlist-l),float(schPlist-l)return(errorL)return(nil)2024/6/30浙大微电子浙大微电子12/34所需LVS验证文件(Layout Versus Sch.)l所需所需 Extract（寄生）器件、参数提取文件（寄生）器件、参数提取文件drcExtractRules(ivIf(switch(extract?)then；定义识别层:ngate=geomAnd(ndiff poly)pgate=geomAnd(pdiff poly)；提取器件:extractDevice(pgate poly(G)psd(S D)pmos ivpcell)extractDevice(ngate poly(G)nsd(S D)nmos ivpcell)2024/6/30浙大微电子浙大微电子13/34所需 Extract（寄生）器件、参数提取文件drcExtr3 3、模拟模拟ICIC设计受非理想因素的影响设计受非理想因素的影响（1 1）PVT 的影响的影响P(制造工艺制造工艺)tt ff ss sf fs 五个工艺角五个工艺角V(工作电压工作电压)偏差士偏差士10%T(环境温度环境温度)民品（民品（0-75C）工业用品（工业用品（-40-85C）军品（军品（-55-125C）以上所有的情况都要进行仿真！以上所有的情况都要进行仿真！N+N+P2024/6/30浙大微电子浙大微电子fss NMOS fPMOStt fffs ss sfVt1Vt214/343、模拟IC设计受非理想因素的影响（1）PVT 的模拟模拟ICIC设计受非理想因素的影响（设计受非理想因素的影响（2 2）寄生电感电容电阻的影响寄生电感电容电阻的影响连线寄生电阻互感结电容、连线电容（线间、对地）2024/6/30浙大微电子浙大微电子15/34模拟IC设计受非理想因素的影响（2）寄生电感电容电阻的影响2高性能模拟高性能模拟ICIC设计需要的步骤设计需要的步骤 后仿真（所有的后仿真（所有的PVT都要仿）都要仿）版图设计完成版图设计完成 及及 寄生参数提取后的电路仿真寄生参数提取后的电路仿真对电路的频率特性有影响对电路的频率特性有影响对需要精细偏置的电路有影响对需要精细偏置的电路有影响GND2024/6/30浙大微电子浙大微电子16/34高性能模拟IC设计需要的步骤 后仿真（所有的PVT都要内容1.1.模拟模拟ICIC制造的工艺流程制造的工艺流程2.2.模拟模拟ICIC设计需要具备的条件设计需要具备的条件3.3.模拟模拟ICIC设计受非理想因素的影响设计受非理想因素的影响4.4.带隙基准源的设计带隙基准源的设计5.5.运算放大器的设计运算放大器的设计6.6.电压比较器的设计电压比较器的设计7.7.压控振荡器的设计压控振荡器的设计8.8.过温保护电路的设计过温保护电路的设计9.9.欠压保护电路的设计欠压保护电路的设计2024/6/30浙大微电子浙大微电子17/34内容模拟IC制造的工艺流程2023/7/30浙大微电子17/4 4、带隙基准源的设计、带隙基准源的设计 推导公式如下：令：I1=I2=I32024/6/30浙大微电子浙大微电子18/344、带隙基准源的设计 推导公式如下：令：I1=I2 带隙基准源温度特性 2024/6/30浙大微电子浙大微电子19/34带隙基准源温度特性 2023/7/30浙大微电子19/34带隙基准源输出与电源电压关系 2024/6/30浙大微电子浙大微电子20/34带隙基准源输出与电源电压关系 2023/7/30浙大微电子2带隙基准源电源抑制比 2024/6/30浙大微电子浙大微电子21/34带隙基准源电源抑制比 2023/7/30浙大微电子21/345 5、运算放大器的设计、运算放大器的设计(差模输入输出差模输入输出)2024/6/30浙大微电子浙大微电子22/345、运算放大器的设计(差模输入输出)2023/7/30浙大微带有共模反馈的运算放大器带有共模反馈的运算放大器两级放大，共源共栅输入两级放大，共源共栅输入，共模反馈，共模反馈，Miller电容零极点补偿电容零极点补偿2024/6/30浙大微电子浙大微电子23/34带有共模反馈的运算放大器两级放大，共源共栅输入，共模反馈，运放的直流增益、运放的直流增益、单位增益带宽与相位裕度单位增益带宽与相位裕度2024/6/30浙大微电子浙大微电子24/34运放的直流增益、单位增益带宽与相位裕度2023/7/30浙6 6、电压比较器的设计、电压比较器的设计要求有较高的灵敏度。要求有较高的灵敏度。通常把比较器能有效比较的最低电平值定义为通常把比较器能有效比较的最低电平值定义为灵敏度。灵敏度。要求有较高的响应速度。要求有较高的响应速度。比较信号到位到比较结果输出的时间定义为响比较信号到位到比较结果输出的时间定义为响应时间，它和转换速率及增益带宽有关。应时间，它和转换速率及增益带宽有关。要求有良好的参数一致性。要求有良好的参数一致性。受工艺涨落影响要小（每一批次的离散性要小）受工艺涨落影响要小（每一批次的离散性要小）2024/6/30浙大微电子浙大微电子25/346、电压比较器的设计要求有较高的灵敏度。2023/7/30浙比较器的性能参数比较器的性能参数灵敏度灵敏度输入失调电压输入失调电压输入共模范围输入共模范围输入偏置电流输入偏置电流输出驱动电流输出驱动电流输出电压输出电压工作电压工作电压静态电流（功耗）静态电流（功耗）输出上升时间，输出下降时间，输出延迟时间输出上升时间，输出下降时间，输出延迟时间芯片面积芯片面积指标实例：100nS delay with 5mV overdrive=5.7V时，时，Va大于大于基准电压，使比较器基准电压，使比较器C2 输出低电平。输出低电平。Vb也大于基也大于基准电压，使比较器准电压，使比较器C1 输出高电平。经输出高电平。经RS触发器等触发器等逻辑电路后输出高电平。电路进入正常工作状态。逻辑电路后输出高电平。电路进入正常工作状态。当当Vc低于设定下限低于设定下限4.7V时，时，Vb小于基准电压。小于基准电压。Va也小也小于基准电压，那么于基准电压，那么C2输出为输出为高电平，高电平，C1输出为低电平。输出为低电平。这时，这时，RS触发器等逻辑电路触发器等逻辑电路输出低电平，关断内部供电输出低电平，关断内部供电电路以及输出电路，起到欠电路以及输出电路，起到欠压保护作用。压保护作用。2024/6/30浙大微电子浙大微电子电路一旦进入正常工作状态，电路一旦进入正常工作状态，将应该允许工作电压有一个适将应该允许工作电压有一个适当的波动范围当的波动范围4.7-5.7V.32/34Vr9、欠压保护电路的设计（4.7-5.7V）当电路初启时，V求各电阻及求各电阻及VrVr的设计值的设计值列方程：5.7 R3/(R1+R2+R3)Vr （1）4.7（R2+R3）/(R1+R2+R3)Vr （2）即4.7（R2+R3）/(R1+R2+R3)Vr 5.7 R3/(R1+R2+R3)（3）亦即 4.7（R2+R3）5.7 R3得 4.7R2 4.7R2）（4）若令：R2=R1=1K,R3=5K,则（3）式变为：（4.7*6）/7 Vr （5.7*5）/7即 4.03 Vr 4.07（V），取取Vr=4.05V 2024/6/30浙大微电子浙大微电子33/34求各电阻及Vr的设计值列方程：2023/7/30浙大产品设计时的实际考虑产品设计时的实际考虑考虑到考虑到Vr的精度控制难度及会带来的稳定性问题，设的精度控制难度及会带来的稳定性问题，设计应留有充分的裕量。尝试着将计应留有充分的裕量。尝试着将R3取大。取大。Vr不可能取不可能取Vc及以上；及以上；考虑到考虑到Vc可以工作在可以工作在4.7V+，所以，所以Vr应在应在4.7 V以下。以下。令令R1=R2=1K,R3=10K,则（则（3）式变为）式变为（4.7*11）/12 Vr （5.7*10）/12即：即：4.3 Vr 4.75（V），），取取Vr=4.5V 2024/6/30浙大微电子浙大微电子34/34产品设计时的实际考虑考虑到Vr的精度控制难度及会带来的稳定性作业布置作业布置FSK功能模块设计实现：功能模块设计实现：输入一个输入一个564KHz的方波作为键控信号，的方波作为键控信号，当键控信号为当键控信号为1时，模块产生并输出时，模块产生并输出4.5MHz左右的信号左右的信号(*8)当键控信号为当键控信号为0时，模块产生并输出时，模块产生并输出3.9MHz左右的信号左右的信号(*7)用模拟电路的方法实现（用模拟电路的方法实现（MOS管级，不是模块级）管级，不是模块级）2.电路图设计（手工绘制，用电路图设计（手工绘制，用Schametic Editing 输入电脑）输入电脑）3.仿真验证（仿真验证（Spectre）4.全定制版图设计（全定制版图设计（Layout Editing）用数字电路的方法实现用数字电路的方法实现5.HDL代码编写代码编写(手工编写，用文本编辑器输入电脑手工编写，用文本编辑器输入电脑)及仿真及仿真6.逻辑综合逻辑综合(时序是否满足，上升下降延时情况。时序是否满足，上升下降延时情况。Modelsim)7.自动布局布线的版图设计（自动布局布线的版图设计（Astro）2024/6/30浙大微电子浙大微电子35/34作业布置FSK功能模块设计实现：2023/7/30浙大微电子Thanks！2024/6/30浙大微电子浙大微电子36/342023/7/30浙大微电子36/34