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作业点评作业点评 习题习题1v2、将下列二进制数转换成十进制数、八进制数和十六进、将下列二进制数转换成十进制数、八进制数和十六进制数。制数。v解：解：（1）（3）（5）作业点评作业点评 习题习题1v3、将下列十进制数转换成二进制数、八进制数和十六进、将下列十进制数转换成二进制数、八进制数和十六进制数。制数。v解：解：（1）（3）（5）作业点评作业点评 习题习题1v4、进行下列数制的转换、进行下列数制的转换v解：解：（3）（4）v5、写出下列各数的原码、反码和补码：、写出下列各数的原码、反码和补码：v解解：（略）：（略）作业点评作业点评 习题习题1v6、已知下列机器数，写出它们的真值。、已知下列机器数，写出它们的真值。v解：解：X1原原=11011，X1=-1011X2反反=11011，X2=-0100X3补补=11011，X3=-0101X4补补=10000。X4=-10000作业点评作业点评 习题习题1v1.7完成下列代码之间转换：完成下列代码之间转换：(1)(0001100110010001.0111)BCD=(1991.7)10；(2)(137.9)10=(010001101010.1100)余余3(3)(1011001110010111)余余3=(1000000001100100)BCD。v1.8将下列将下列BCD码转换成十进制数和二进制数：码转换成十进制数和二进制数：(1)(011010000011)BCD=(683)10=(1010101011)2(2)(01000101.1001)BCD=(45.9)10=(101101.1110)2v1.9试写出下列二进制数的典型试写出下列二进制数的典型Gray码：码：(1)(111000)Gray=100100(2)(10101010)Gray=11111111作业点评作业点评 习题习题2v3、下图所示电路，试问输入信号、下图所示电路，试问输入信号A、B、C不同组合时，电不同组合时，电路中路中P点和输出端点和输出端F的状态。的状态。v解：解：当当C=1时，三态门输出（时，三态门输出（P点）为高阻状态。从点）为高阻状态。从TTL与非与非门电路可知，输入为高阻态（等同于悬空）时，相当于输门电路可知，输入为高阻态（等同于悬空）时，相当于输入为高电平。入为高电平。C=0时，时，C=1时时,根据表达式，列出真值表即可根据表达式，列出真值表即可（列真值表时请按二进制顺序表）（列真值表时请按二进制顺序表）作业点评作业点评 习题习题2v4、分别列出、分别列出3输入异或输入异或F=和和3输入同或输入同或F=A B C的真值表。的真值表。v解：根据异或和同或运算的关系列表如下解：根据异或和同或运算的关系列表如下ABCA B C0000000111010110110010011101001100011111作业点评作业点评 习题习题2v8、写出图、写出图2-50中各电路输出与输入之间的逻辑表达式，所中各电路输出与输入之间的逻辑表达式，所有门电路都是有门电路都是CMOS电路。电路。v解：解：参考参考P29图图2-18，二极管与门，可知：，二极管与门，可知：作业点评作业点评 习题习题2参考参考P29图图2-18，二极管或门，可知：，二极管或门，可知：作业点评作业点评 习题习题2同样，根据二极管与门、或门电路，可知：同样，根据二极管与门、或门电路，可知：作业点评作业点评 习题习题2v9、写出下图所示电路输出端的逻辑表达式。、写出下图所示电路输出端的逻辑表达式。v解解：本本题题中中集集电电极极开开路路的的OC门门实实现现线线与与功功能能和和电电平平转转换换的的功能。功能。作业点评作业点评 习题习题3v2（1）（2）其他方法？其他方法？作业点评作业点评 习题习题3v3、将下列函数转换为由、将下列函数转换为由“标准积之和标准积之和”及及“标准和之积标准和之积”形式表示的函数形式表示的函数代数法（公式法）代数法（公式法）表格法（真值表）表格法（真值表）1、F=m2+m3+m5+m6+m7=m(2，3，5，6，7)=M（0，1，4）3、F=M（0，1，2，3，4，5，6，7）=m（）（）=0作业点评作业点评 习题习题3v4、用卡诺图化简法求出下列逻辑函数的最简、用卡诺图化简法求出下列逻辑函数的最简“与或与或”表表达式和最简达式和最简“或与或与”表达式表达式（1）F(A,B,C,D)F(A,B,C,D)其它解法？其它解法？作业点评作业点评 习题习题3（3）作业点评作业点评 习题习题3v5、用卡诺图化简法求下列逻辑函数的最简、用卡诺图化简法求下列逻辑函数的最简“与或与或”表达表达式式（4）其它解法？其它解法？作业点评作业点评 习题习题3（5）其它解法？其它解法？作业点评作业点评 习题习题3v10、分析图示、分析图示求补电路求补电路。要求写出输出函数表达式，列出。要求写出输出函数表达式，列出真值表真值表。验证性分析题验证性分析题求补概念（第一章）求补概念（第一章）注意高低位顺序注意高低位顺序作业点评作业点评 习题习题3v11、图示为两种十进制代码的转换器，输入为余、图示为两种十进制代码的转换器，输入为余3码，分码，分析输出是什么代码析输出是什么代码。列出真值表可知输出为列出真值表可知输出为8421BCD码码作业点评作业点评 习题习题3v12、分析图、分析图3-58所示的组合逻辑电路，假定输入是一位十进所示的组合逻辑电路，假定输入是一位十进制数的制数的8421码，试说明该电路的功能。码，试说明该电路的功能。v解：由电路图直接写出输出表达式：解：由电路图直接写出输出表达式：F=A+BC+BD作业点评作业点评 习题习题3v表达式：表达式：F=A+BC+BDv真值表如下表所列，由真值表可知该电路实现的功能是：判断输入的十真值表如下表所列，由真值表可知该电路实现的功能是：判断输入的十进制数是否对于或等于进制数是否对于或等于5，可以实现，可以实现4舍舍5入功能。入功能。ABCDFABCDF00000100010001010011001001010d001101011d010001100d010111101d011011110d011111111d作业点评作业点评 习题习题3v13、图图3-59是一个受是一个受M控制的控制的4位二进制自然码和位二进制自然码和Gray码相码相互转换的电路。互转换的电路。M=1时，完成二进制自然码至时，完成二进制自然码至Gray码的转换；码的转换；当当M=0时，完成相反的转换。请说明之。时，完成相反的转换。请说明之。作业点评作业点评 习题习题3v解：由电路图直接写出输出表达式：解：由电路图直接写出输出表达式：v当当M=1时，输出表达式为：时，输出表达式为：Y3=X3，Y2=X3 X2，Y1=X2 X1，Y0=X1 X0v当当M=0时，输出表达式为：时，输出表达式为：Y3=X3，Y2=X3 X2Y1=X3 X2 X1，Y0=X3 X2 X1 X0v可见，当可见，当M=1时电路确实能完成二进制自然码至时电路确实能完成二进制自然码至Gray码的转码的转换；当换；当M=0时，完成相反的转换。时，完成相反的转换。作业点评作业点评 习题习题3v14分析图分析图3-60所示的组合逻辑电路，回答以下问题：所示的组合逻辑电路，回答以下问题：假定电路的输入变量假定电路的输入变量A,B,C和输出函数和输出函数F,G均代表均代表1位二位二进制数，请问该电路实现什么功能？进制数，请问该电路实现什么功能？若将图中虚线框内的反向器去掉，即令若将图中虚线框内的反向器去掉，即令X点和点和Y点直接点直接相连，请问该电路实现什么功能？相连，请问该电路实现什么功能？若将图中虚线框内的反向器改为异或门，异或门的另一若将图中虚线框内的反向器改为异或门，异或门的另一个输入端与输入控制变量个输入端与输入控制变量M相连，请问该电路实现什么相连，请问该电路实现什么功能？功能？作业点评作业点评 习题习题3v解：由电路图直接写出输出表达式：解：由电路图直接写出输出表达式：F=A B C、G=B+C+BCv(1)列出真值表如下表所示。列出真值表如下表所示。全减器全减器作业点评作业点评 习题习题3v（2）若将图中虚线框内的反向器去掉，即令）若将图中虚线框内的反向器去掉，即令X点和点和Y点直点直接相连，则函数表达式变为：接相连，则函数表达式变为：F=A B C、G=AB+AC+BCv列出真值表如下表所示。列出真值表如下表所示。全加器全加器作业点评作业点评 习题习题3v（3）若将图中虚线框内的反向器改为异或门，异或门的另一个输入）若将图中虚线框内的反向器改为异或门，异或门的另一个输入端与输入控制变量端与输入控制变量M相连，则函数表达式变为：相连，则函数表达式变为：F=A B C、G=(A M)B+(A M)C+BC当当M=0时，表达式为时，表达式为F=A B C、G=AB+AC+BC可见，此时与（可见，此时与（2）相同，实现全加器的功能。）相同，实现全加器的功能。当当M=1时，表达式为时，表达式为F=A B C、G=B+C+BC可见，此时与（可见，此时与（1）相同，实现全减器的功能。）相同，实现全减器的功能。v因此（因此（3）的功能是实现可控的全加、全减器功能，控制变量）的功能是实现可控的全加、全减器功能，控制变量M=0时时为全加器，为全加器，M=1时为全减器。时为全减器。作业点评作业点评 习题习题3v3.16设设A,B,C为某密码锁的为某密码锁的3个按键，当个按键，当A键单独按下时，键单独按下时，锁既不打开也不报警；只有当锁既不打开也不报警；只有当A,B,C或者或者A,B或者或者A,C分别分别同时按下时，锁才能被打开；当不符合上述条件时，将发同时按下时，锁才能被打开；当不符合上述条件时，将发出报警信号，试用出报警信号，试用“与非与非”门设计此密码锁的逻辑电路。门设计此密码锁的逻辑电路。v解：设按键按下的状态为解：设按键按下的状态为1，没按下为，没按下为0；F为锁是否打开为锁是否打开信号，打开时信号，打开时F为为1，否则为，否则为0；G为是否报警信号，输出为是否报警信号，输出1时报警，输出时报警，输出0时不报警。根据题意列真值表如下表所示。时不报警。根据题意列真值表如下表所示。作业点评作业点评 习题习题3ABCFG00000001010100101101100001011011010111101616题真值表题真值表作业点评作业点评 习题习题3v根据真值表可以画出根据真值表可以画出F和和G的卡诺图如下图所示，由卡诺图的卡诺图如下图所示，由卡诺图的输出表达式为：的输出表达式为：v电路图略电路图略作业点评作业点评 习题习题3v3.21设计一个设计一个1位二进制加位二进制加/减法器，该电路在减法器，该电路在M的控制下的控制下进行加、减运算。当进行加、减运算。当M=0时，实现全加器功能；当时，实现全加器功能；当M=1时，时，实现全减器功能。实现全减器功能。v解：设被加解：设被加/被减数为被减数为A、加数、加数/减数为减数为B、低位来的进位、低位来的进位/借位为借位为C，和，和/差为差为F、向高位的进位、向高位的进位/借位为借位为F，据题意列，据题意列真值表如下表所示。真值表如下表所示。作业点评作业点评 习题习题3MABCFG000000000110001010001101010010010101011001011111100000100111101011101101110010110100111000111111作业点评作业点评 习题习题3v由真值表画出卡诺图如下图所示，可得输出表达式为：由真值表画出卡诺图如下图所示，可得输出表达式为：v电路图略电路图略作业点评作业点评 习题习题3v3.27用用VHDL语言描述一个语言描述一个1位十进制数的数值范围指示器。位十进制数的数值范围指示器。电路的输入为一位十进制数的电路的输入为一位十进制数的8421码，当输入的十进制数码，当输入的十进制数大于或等于大于或等于5时，输出为时，输出为1，否则为，否则为0。v解：程序清单如下。解：程序清单如下。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYabove5ISPORT(bcd_in:INSTD_LOGIC_VECTOR(3DOWNTO0);f:OUTSTD_LOGIC);ENDabove5;ARCHITECTUREbehaveOFabove5IS作业点评作业点评 习题习题3BEGINWITHbcd_inSELECTf=5andbcd_in10)thenf=1;elsef=0;endif;endprocess;endbehave;作业点评作业点评 习题习题3v3.29图图3-64所示电路有无险象？若有，请说明出现险象的所示电路有无险象？若有，请说明出现险象的输入条件，经修改设计后画出无险象的电路图。输入条件，经修改设计后画出无险象的电路图。作业点评作业点评 习题习题3v解：（解：（a）由电路图可直接写出输出函数表达式为：）由电路图可直接写出输出函数表达式为：由表达式可知，由表达式可知，A、D的变化存在产生险象的可能性，进一的变化存在产生险象的可能性，进一步用代数法验证可知：步用代数法验证可知：当当BCD=001时，时，可能产生，可能产生1型险象。型险象。当当ABC=110时，时，可能产生，可能产生0型险象。型险象。当当ABC=111时，时，可能产生，可能产生0型险象。型险象。vF化简后为，化简后为，虽然，虽然D的变化存在险的变化存在险象的可能性，但验证后可知，不再会产生险象。象的可能性，但验证后可知，不再会产生险象。作业点评作业点评 习题习题3v由电路图写出输出函数表达式为：由电路图写出输出函数表达式为：v由表达式可知，由表达式可知，A、B、D的变化存在险象的可能性，进一步的变化存在险象的可能性，进一步验证可知：验证可知：当当BCD=010时，时，可能产生，可能产生0型险象型险象当当ACD=011时，时，可能产生，可能产生0型险象型险象当当ABC=000时，时，可能产生，可能产生1型险象型险象vF化简后为，化简后为，进一步用卡诺图（卡若图如下图所示）找冗余项后变换为：进一步用卡诺图（卡若图如下图所示）找冗余项后变换为：作业点评作业点评 习题习题3v做此类题目时应注意：判断原电路图是否有险象，写出表做此类题目时应注意：判断原电路图是否有险象，写出表达式后不能化简，因为化简后就与原电路不对应了。达式后不能化简，因为化简后就与原电路不对应了。作业点评作业点评 习题习题3v3.30(1)程序实现的是程序实现的是三人表决器三人表决器的功能，的功能，a、b、c为参与表为参与表决的变量输入，决的变量输入，1表示同意；表示同意；0表示反对。表示反对。f为表决结果的为表决结果的输出，输出，1表示通过，表示通过，0表示被否决。表示被否决。(2)程序实现的是程序实现的是三态传输门三态传输门的功能，当使能信号的功能，当使能信号en为为1时，时，输入数据输入数据din直接送到直接送到dout端口上；否则输出端口为高阻端口上；否则输出端口为高阻状态。状态。(3)程序实现的是程序实现的是8位单向总线缓冲器位单向总线缓冲器的功能，当使能信号的功能，当使能信号en为为1时，时，8位输入数据位输入数据a直接送到输出端直接送到输出端b；否则输出端为；否则输出端为高阻状态。高阻状态。作业点评作业点评 习题习题3(4)程序实现的是程序实现的是8位双向总线缓冲器位双向总线缓冲器的功能，当使能信的功能，当使能信号号en和方向信号和方向信号dir同时为同时为1时，时，8位数据从位数据从ain传送到传送到bout；直接送到输出端；直接送到输出端b；当使能信号；当使能信号en为为1，而方向信，而方向信号号dir为为0时，时，8位数据从位数据从bin传送到传送到aout；直接送到输出；直接送到输出端；否则输出端为高阻状态。端；否则输出端为高阻状态。(5)程序实现的是程序实现的是对对8位输入数据位输入数据din求补求补的功能，补数的功能，补数输出为输出为dout。作业点评作业点评 习题习题4v1、将下图所示的波形加在基本、将下图所示的波形加在基本RS触发器上，试画出触发器触发器上，试画出触发器输出端输出端Q和和的波形，设触发器的初始状态为的波形，设触发器的初始状态为0。v解：解：Qn+111Qn10101000d作业点评作业点评 习题习题4v2、下图所示为或非门组成的基本、下图所示为或非门组成的基本RS触发器的逻辑电路和逻触发器的逻辑电路和逻辑符号，试写出次态真值表和次态方程。辑符号，试写出次态真值表和次态方程。v解：解：现态现态Qn触发信号触发信号次态次态Qn+1说说明明RS0000状态保持状态保持10010011置置110110100置置01100011d状态不定状态不定111d次态真值表次态真值表次态方程为：次态方程为：作业点评作业点评 习题习题4v3、已知同步、已知同步RS触发器的输入信号如下图所示，试分别画出触发器的输入信号如下图所示，试分别画出Q和和端的波形，设触发器初始状态为端的波形，设触发器初始状态为0。v解：同步解：同步RS触发器在触发器在CP的高电平期间的高电平期间，输出随输入的变化，输出随输入的变化而变化。要注意什么情况下出现两个输出端逻辑关系破坏和而变化。要注意什么情况下出现两个输出端逻辑关系破坏和状态不定的情况，从而在实际使用中注意正确使用。输出波状态不定的情况，从而在实际使用中注意正确使用。输出波形如上图所示。形如上图所示。作业点评作业点评 习题习题4v7、根据下图所示的波形，分别画出上升沿和下降沿、根据下图所示的波形，分别画出上升沿和下降沿D触发触发器输出端器输出端Q的波形，设初始状态均为的波形，设初始状态均为0。v解：注意直接复位和直接置位信号不受解：注意直接复位和直接置位信号不受CP控制，具有优先控制，具有优先控制作用。控制作用。作业点评作业点评 习题习题4v10、试利用触发器的次态方程写出下图各触发器次态、试利用触发器的次态方程写出下图各触发器次态Qn+1与与现态现态Qn、输入、输入A、B之间的逻辑函数式之间的逻辑函数式v解：先写出触发器的激励方程，然后根据触发器的次态逻辑解：先写出触发器的激励方程，然后根据触发器的次态逻辑函数式写出次态函数式写出次态Qn+1与现态与现态Qn、输入、输入A、B之间的逻辑函数式。之间的逻辑函数式。（b b）（c c）（a a）作业点评作业点评 习题习题5v1、简化表、简化表5-37和表和表5-38所示的状态表。所示的状态表。Qx01AE/0D/1BA/1F/0CC/0A/1DB/0A/1ED/1C/0FC/0D/1GH/1G/1HC/1B/1Qx01AD/dC/0BD/1E/dCd/dE/1DA/0C/dEB/1C/d表表5-375-37表表5-385-38作业点评作业点评 习题习题5v解解：表：表5-37化简步骤如下：化简步骤如下：画隐含表。如图画隐含表。如图5-1所示。所示。顺序比较。得出等价的状态对，该例没有。顺序比较。得出等价的状态对，该例没有。关联比较。关联比较。ACCE，所以，所以AC不等价；不等价；作业点评作业点评 习题习题5v列出最大等价类。本例中得最大等价类为列出最大等价类。本例中得最大等价类为(A，D)，(B，E)，(C，F)，(G)，(H)v将最大等价类将最大等价类(A，D)，(B，E)，(C，F)，（，（G），（），（H）分别）分别用新符号用新符号a,b,c,d,e表示，得最简状态表如下表所示。表示，得最简状态表如下表所示。Qx01ab/0a/1ba/1c/0cc/0a/1de/1d/1ed/1b/d作业点评作业点评 习题习题5v解解(b)化简步骤如下：化简步骤如下：画隐含表。画隐含表。顺序比较。得出相容的状态对，（顺序比较。得出相容的状态对，（A，D），（），（B,C）,(C,E)。关联比较。关联比较。ABCE，所以，所以AB相容；相容；AEBD,则则AE不相容不相容BEBD，所以，所以BE不相容；不相容；CECDCE，所以，所以CD相容。相容。得到全部相容状态对：得到全部相容状态对：(A，D)，(B，C)，(C，E)，(A，B)，(C，D)。作合并图，作合并图，求最大相容类。求最大相容类。作业点评作业点评 习题习题5作合并图，求最大相容类。作合并图，求最大相容类。图中没有构成一个全互连多边形，所以找到最大相容类就是如下图中没有构成一个全互连多边形，所以找到最大相容类就是如下相容对：相容对：(A，D)，(B，C)，(C，E)，(A，B)，(C，D)。相容类相容类(A，D)，(B，C)，(C，E)满足最小、闭合和覆盖三个条满足最小、闭合和覆盖三个条件，所以取相容类件，所以取相容类(A，D)，(B，C)，(C，E)，分别命名为，分别命名为a，b，c。得最简状态表如下表所示。得最简状态表如下表所示。相容类相容类覆盖覆盖闭合闭合A AB BC CD DE EX=0X=0X=1X=1ADADA A D D ADADC CBCBC B BC C D DE ECECE C C E EB BCECEQx01aa/0b/0ba/1c/1cb/1c/1作业点评作业点评 习题习题5v2、根据状态分配方法，分别对状态表根据状态分配方法，分别对状态表5-39和表和表5-40进行状进行状态分配，列出二进制状态表。态分配，列出二进制状态表。表表5-375-37表表5-385-38Qx01AA/0B/0BC/0B/0CD/0B/0DB/1A/0Qx01AB/0E/0BD/0A/1CD/0A/0DB/1C/1EA/0A/0作业点评作业点评 习题习题5v解：表解：表5-39，状态分配的原则为：，状态分配的原则为：(1)在相同输入条件下，次态相同，在相同输入条件下，次态相同，现态应给于相邻编码。现态应给于相邻编码。AB，AC，BC应相邻编码；应相邻编码；(2)在不同输入条件下，同一现态在不同输入条件下，同一现态的次态应相邻编码。的次态应相邻编码。AB，BC，BD应相邻编码；应相邻编码；(3)输出完全相同，两个现态应相输出完全相同，两个现态应相邻编码。邻编码。AB，AC，BC应相邻编码。应相邻编码。Qx01AA/0B/0BC/0B/0CD/0B/0DB/1A/0作业点评作业点评 习题习题5v综合上述要求，综合上述要求，AB，AC应给应给予相邻编码。借用卡诺图，很予相邻编码。借用卡诺图，很容易得到满足上述相邻要求的容易得到满足上述相邻要求的状态分配方案，如图所示。根状态分配方案，如图所示。根据该图可得状态编码为：据该图可得状态编码为：A=00,B=01,C=10,D=11Qx01AA/0B/0BC/0B/0CD/0B/0DB/1A/0Qx010000/001/00110/001/01011/001/01101/100/0作业点评作业点评 习题习题5v解：表解：表5-40，状态分配的原则为：，状态分配的原则为：(1)在相同输入条件下，次态相同，在相同输入条件下，次态相同，现态应给于相邻编码。现态应给于相邻编码。AD，BC，BE，CE应相邻编码；应相邻编码；(2)在不同输入条件下，同一现态在不同输入条件下，同一现态的次态应相邻编码。的次态应相邻编码。BE，AD，BC应相邻编码；应相邻编码；(3)输出完全相同，两个现态应相输出完全相同，两个现态应相邻编码。邻编码。AE应相邻编码。应相邻编码。Qx01AB/0E/0BD/0A/1CD/1A/0DB/1C/1EA/0A/0作业点评作业点评 习题习题5v综合上述要求，综合上述要求，AD，BC，BE，CE应给予相邻编码。借用卡诺应给予相邻编码。借用卡诺图，很容易得到满足上述相邻要求的状态分配方案，如图所示。图，很容易得到满足上述相邻要求的状态分配方案，如图所示。根据该图可得状态编码为：根据该图可得状态编码为：A=000,B=011,C=001,D=010,E=111。v二进制状态表略（注意无关项）二进制状态表略（注意无关项）作业点评作业点评 习题习题5v3、试分析下图所示的时序电路的逻辑功能，画出状态表和、试分析下图所示的时序电路的逻辑功能，画出状态表和状态图。状态图。v解解：由电路图可写出激励函数、输出函数：由电路图可写出激励函数、输出函数：作业点评作业点评 习题习题5v将激励函数、输出函数表示在卡诺图上如下图所示，因为将激励函数、输出函数表示在卡诺图上如下图所示，因为是是D触发器，该卡诺图也就是二进制形式的状态表。触发器，该卡诺图也就是二进制形式的状态表。“1111”1111”检测器检测器 表格法请自己练习表格法请自己练习 作业点评作业点评 习题习题5v11、试分析下图所示的计数器在、试分析下图所示的计数器在M=1和和M=0时各为几进制。时各为几进制。v解：解：M=0是是8进制计数器；进制计数器；M=1是是6进制计数器。进制计数器。作业点评作业点评 习题习题5v12、下图所示电路是可变进制计数器。试分析当控制变量、下图所示电路是可变进制计数器。试分析当控制变量A为为1和和0时电路各为几进制计数器。时电路各为几进制计数器。v解：解：A=0是是10进制计数器；进制计数器；A=1是是12进制计数器。进制计数器。作业点评作业点评 习题习题5v13、设计一个可控进制计数器，当输入控制变量、设计一个可控进制计数器，当输入控制变量M=0时工作在五进制，时工作在五进制，M=1时工作在十五进制。请标出计数输入端和进位输出端。时工作在十五进制。请标出计数输入端和进位输出端。v解：当解：当M=0时，计数器计到时，计数器计到0100时，与非门输出低电平，使端时，与非门输出低电平，使端有效，允许从输入端置数，在下一个时钟脉冲来到时，将输入端的有效，允许从输入端置数，在下一个时钟脉冲来到时，将输入端的0000送到输出状态送到输出状态Q3Q2Q1Q0，端又变为高电平，计数器继续计数。端又变为高电平，计数器继续计数。所以计数状态从所以计数状态从00000001001000110100再到再到0000进行循环计进行循环计数，实现数，实现5进制计数器。进制计数器。v当当M=1时，计数器计到时，计数器计到1110时，与非门输出低电平，使时，与非门输出低电平，使端有效，端有效，允许从输入端置数，在下一个时钟脉冲来到时，将输入端的允许从输入端置数，在下一个时钟脉冲来到时，将输入端的0000送到送到输出状态输出状态Q3Q2Q1Q0，端又变为高电平，计数器继续计数。所以端又变为高电平，计数器继续计数。所以计数状态从计数状态从000000010010001101000101011001111000100110101011110011011110再到再到0000进行循环计数，实现进行循环计数，实现15进制进制计数器。计数器。作业点评作业点评 习题习题5作业点评作业点评 习题习题5v解法解法2：作业点评作业点评 习题习题5v18作作1010序列检测器的状态图、状态表。已知检测器的输序列检测器的状态图、状态表。已知检测器的输入输出序列如下入输出序列如下(序列可以重叠序列可以重叠)。输入：输入：0010100101010110输出：输出：0000010000101000v解：状态图、状态表为：解：状态图、状态表为：作业点评作业点评 习题习题5v21、试用、试用JK触发器设计一个触发器设计一个“101”序列检测器。该同步时序序列检测器。该同步时序网络有一根输入线网络有一根输入线x，一根输出线，一根输出线Z。对应于每个连续输入序列。对应于每个连续输入序列“101”的最后一个的最后一个1，输出，输出Z=1，其它情况下，其它情况下Z=0。例如：。例如：x010101101Z000101001v解：根据题意得状态图、状态表：解：根据题意得状态图、状态表：（注意：序列允许重叠）（注意：序列允许重叠）作业点评作业点评 习题习题5v对状态表进行状态分配。令对状态表进行状态分配。令A、B、C分别为分别为00、01、10。可得可得Y-Z矩阵如下：矩阵如下：v根据根据Y-Z矩阵可以得到电路的次态方程和输出方程：矩阵可以得到电路的次态方程和输出方程：作业点评作业点评 习题习题5v作如下变换并与触发器的次态方程比较得作如下变换并与触发器的次态方程比较得：v电路图略电路图略 作业点评作业点评 习题习题525、LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcounterISPORT(clock,clear,count:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);ENDcounter;ARCHITECTUREoneOFcounterISSIGNALpre_q:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(clock,clear,count)BEGINIFclear=1THENpre_q=pre_q-pre_q;ELSIF(clock=1ANDclockEVENT)THENIFcount=1THENpre_q=pre_q+1;ENDIF;ENDIF;ENDPROCESS;q=pre_q;ENDONE;v功能：功能：1616进制计数器进制计数器v信号作用：信号作用：lclockclock：时钟：时钟lclearclear：异步清零：异步清零lcountcount：计数控制：计数控制lq q：状态输出：状态输出作业点评作业点评 习题习题5v25、作业点评作业点评 习题习题526（1）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcounterISPORT(clk,clr_1,ld_1,enp,ent:INSTD_LOGIC;d:INstd_logic_vector(3DOWNTO0);q:OUTstd_logic_vector(3DOWNTO0);rco:OUTSTD_LOGIC);ENDcounter;ARCHITECTUREoneOFcounterISSIGNALiq:std_logic_vector(3DOWNTO0);BEGINPROCESS(clk,ent,enp,iq)BEGINIFclkEVENTANDclk=1THENIFclr_1=1THENiq0);ELSIFld_1=0THENiq=d;ELSIF(entANDenp)=1AND(iq=9)THENiq=(0,0,0,0);ELSIF(entANDenp)=1THENiq=iq+1;ENDIF;ENDIF;IF(IF(iqiq=9)AND(=9)AND(entent=1)THEN=1)THEN rcorco=1;=1;ELSE ELSE rcorco=0;=0;END IFEND IF;END PROCESS;END PROCESS;q=q=iqiq;END ONE;END ONE;作业点评作业点评 习题习题5v功能：功能：10进制计数器（类似进制计数器（类似74160）作业点评作业点评 习题习题5v26（2）：）：10进制计数器（进制计数器（74160），），请与请与26（1）比较）比较v26（3）状态图如下图，可见实现的是）状态图如下图，可见实现的是“101”序列检测序列检测statedin=0din=1S1S1/0S2/0S2S3/0S2/0S3S3/0S1/1作业点评作业点评 习题习题6v1、图、图6-81所示电路中的每一方框均为输出低电平有效的所示电路中的每一方框均为输出低电平有效的2-4线译码器，其使能端为低电平有效。要求：线译码器，其使能端为低电平有效。要求：(1)写出电路工作时写出电路工作时，的逻辑表达式。的逻辑表达式。(2)说出电路的逻辑功能。说出电路的逻辑功能。作业点评作业点评 习题习题6v解：（解：（1）当）当CD=00时，时，=0，即，即=0，上面一排最左边，上面一排最左边的译码器工作，此时当的译码器工作，此时当AB=0时，时，=0。因此，的逻辑表。因此，的逻辑表达式为达式为。同理可以写出其他几个逻辑表达式为：。同理可以写出其他几个逻辑表达式为：v（2）由（）由（1）的分析可知该电路实现的是）的分析可知该电路实现的是4-16线译码器的线译码器的功能。其中功能。其中A、B、C、D为译码输出端，为译码输出端，为低电平为低电平有效的译码输出端。有效的译码输出端。作业点评作业点评 习题习题6v4、由、由3-8线译码器线译码器74LS138和和8选选1数据选择器数据选择器74LS151组成组成的电路如下图所示，图中的电路如下图所示，图中X2X1X0和和Z2Z1Z0为为2个个3位二进位二进制数。试分析此电路所完成的逻辑功能。制数。试分析此电路所完成的逻辑功能。作业点评作业点评 习题习题6v解：解：74LS138和和74LS151的使能端、的使能端、,恒为恒为有效电平。当输入有效电平。当输入X2X1X0和和Z2Z1Z0同时为同时为0时，输出时，输出Y=（此时（此时为为1）；）；当输入当输入X2X1X0=000而而Z2Z1Z0=001时，输出时，输出Y=（此时为（此时为0，为为1）。同理）。同理可知，当可知，当X2X1X0=Z2Z1Z0时，输出时，输出Y=0；当；当X2X1X0Z2Z1Z0时，输出时，输出Y=1。v综上分析，该电路实现的是判断两个综上分析，该电路实现的是判断两个3位二进制数值是否位二进制数值是否相等的数值比较器，当输入相等的数值比较器，当输入X=Z时，输出时，输出Y=0；否则，；否则，Y=1。作业点评作业点评 习题习题6v6、分析下图所示的由、分析下图所示的由8选选1数据选择器组成的电路，说明数据选择器组成的电路，说明其实现的逻辑功能。其实现的逻辑功能。作业点评作业点评 习题习题6v解：由解：由8选选1数据选择器的功能和本题的连接图可知，当数据选择器的功能和本题的连接图可知，当ABC取值为取值为000、011、101、110（0、3、5、6）4组值时，组值时，F=D；当当ABC取值为取值为001、010、100、111（1、2、4、7）4组值时，组值时，F=。因此，输出。因此，输出F的表达式为：的表达式为：=作业点评作业点评 习题习题6v可见，该电路可以实现将可见，该电路可以实现将4个输入变量个输入变量A、B、C、D进行异进行异或的功能，而由教材第一章的奇偶校验码部分又可知，异或的功能，而由教材第一章的奇偶校验码部分又可知，异或可以检测输入中或可以检测输入中1个数的奇偶性。因此，该电路实现的个数的奇偶性。因此，该电路实现的是一个是一个4变量的奇校验器，当变量的奇校验器，当4位变量中有奇数个位变量中有奇数个1时输出时输出F为为1，否则输出，否则输出F为为0。作业点评作业点评 习题习题7v1、FPGA指的是现场可编程门阵列（指的是现场可编程门阵列（fieldprogrammablegatearray），），CPLD是指复杂的可编程逻辑器件（是指复杂的可编程逻辑器件（complexPLD）。两）。两者都属于高密度可编程逻辑器件，者都属于高密度可编程逻辑器件，CPLD的结构是与阵、或阵、触发的结构是与阵、或阵、触发器及其他们的互连，以乘积项结构方式构成逻辑行为。器及其他们的互连，以乘积项结构方式构成逻辑行为。FPGA的结构的结构也是阵列，但在阵列的各个节点上放的不是一个单独的门，而是门、也是阵列，但在阵列的各个节点上放的不是一个单独的门，而是门、触发器等做成的逻辑单元，或称逻辑元胞（触发器等做成的逻辑单元，或称逻辑元胞（Cell），并在各个单元之），并在各个单元之间预先制作了许多连线关系，依靠连接点的合适配置，实现各逻辑单间预先制作了许多连线关系，依靠连接点的合适配置，实现各逻辑单元之间的互连。所以严格地说，元之间的互连。所以严格地说，FPGA不是门阵列，而是逻辑单元阵不是门阵列，而是逻辑单元阵列，它与门阵列只是在阵列结构上相似而已。列，它与门阵列只是在阵列结构上相似而已。FPGA以查表法结构方以查表法结构方式构成逻辑行为。式构成逻辑行为。作业点评作业点评 习题习题7v2、ISP指在系统可编程技术，是指在系统可编程技术，是Lattice半导体公司首先提出来的一种半导体公司首先提出来的一种设计电路和系统的最新技术。在系统编程是指对器件、电路板、整个设计电路和系统的最新技术。在系统编程是指对器件、电路板、整个电子系统进行逻辑重构和修改功能的能力。这种重构可以使我们在产电子系统进行逻辑重构和修改功能的能力。这种重构可以使我们在产品设计、制造过程中的每个环节，甚至在交付用户之后进行。支持品设计、制造过程中的每个环节，甚至在交付用户之后进行。支持ISP技术的可编程逻辑器件，称技术的可编程逻辑器件，称“在系统可编程器件在系统可编程器件”。采用。采用ISP技术技术的的PLD，可以先装配后编程，且成为产品之后还可反复编程。，可以先装配后编程，且成为产品之后还可反复编程。ISP器器件的编程不需要专门的编程器和复杂的流程，通过普通的件的编程不需要专门的编程器和复杂的流程，通过普通的PC机或嵌机或嵌入式微处理机系统等，就能产生标准的入式微处理机系统等，就能产生标准的5V逻辑电平编程信号。逻辑电平编程信号。ISP技技术为用户提供了传统的术为用户提供了传统的PLD技术无法达到的灵活性，带来了巨大的时技术无法达到的灵活性，带来了巨大的时间效益和经济效益。也就是说，硬件设计变得像软件一样易于修改，间效益和经济效益。也就是说，硬件设计变得像软件一样易于修改，硬件的功能可以随时进行修改，或按预定程序改变组态进行重构。硬件的功能可以随时进行修改，或按预定程序改变组态进行重构。
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