数字逻辑与数字系统6-2教材课件

数字逻辑与数字系统数字逻辑与数字系统数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院主讲：余庆春主讲：余庆春Email：fishhead_本章内容本章内容第六章第六章 时序逻辑电路时序逻辑电路1 概述概述2 时序逻辑电路的分析方法时序逻辑电路的分析方法3 常用的时序逻辑电路的工作原理与逻辑功能常用的时序逻辑电路的工作原理与逻辑功能（计数器、寄存器等）（计数器、寄存器等）4 时序逻辑电路的设计方法时序逻辑电路的设计方法数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院第六章第六章 时序逻辑电路时序逻辑电路6.3 计数器计数器异步计数器异步计数器1.1.异步二进制加法计数器异步二进制加法计数器异步二进制加法计数器异步二进制加法计数器异步计数器：计数脉冲异步计数器：计数脉冲异步计数器：计数脉冲异步计数器：计数脉冲C C不是同时加到各位触发器不是同时加到各位触发器不是同时加到各位触发器不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发最低位触发器由计数脉冲触发翻转，其他各位触发最低位触发器由计数脉冲触发翻转，其他各位触发最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，器有时需由相邻低位触发器输出的进位脉冲来触发，器有时需由相邻低位触发器输出的进位脉冲来触发，器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在因此各位触发器状态变换的时间先后不一，只有在因此各位触发器状态变换的时间先后不一，只有在因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后前级触发器翻转后前级触发器翻转后前级触发器翻转后,后级触发器才能翻转。后级触发器才能翻转。后级触发器才能翻转。后级触发器才能翻转。数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院异步计数器异步计数器1.1.异步二进制加法计数器异步二进制加法计数器异步二进制加法计数器异步二进制加法计数器二进制加法计数器状态表二进制加法计数器状态表二进制加法计数器状态表二进制加法计数器状态表 从状态表可看从状态表可看从状态表可看从状态表可看出：出：出：出：最低位触发最低位触发最低位触发最低位触发器来器来器来器来 一个脉冲就一个脉冲就一个脉冲就一个脉冲就翻转翻转翻转翻转 一次，一次，一次，一次，每个每个每个每个触发触发触发触发 器由器由器由器由 1 1变为变为变为变为 0 0时，要产生进位信时，要产生进位信时，要产生进位信时，要产生进位信号号号号,这个进位信号这个进位信号这个进位信号这个进位信号应应应应 使相邻的高位使相邻的高位使相邻的高位使相邻的高位触发器翻转。触发器翻转。触发器翻转。触发器翻转。二二 进进 制制 数数 Q2 Q1 Q0 0 0 0 0 1 0 0 12 0 1 0 3 0 1 14 1 0 0 5 1 0 16 1 1 0 7 1 1 18 0 0 0 脉冲数脉冲数(C)数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院FF01J1KC1Q0Q1FF11J1KC11 1CP JK 触发器构成的异步二进制加法计数器触发器构成的异步二进制加法计数器异步计数器异步计数器1.1.异步二进制加法计数器异步二进制加法计数器异步二进制加法计数器异步二进制加法计数器l 2 2位二进制加法计数器位二进制加法计数器（1）写时钟方程）写时钟方程CP0=CP CP1=Q0（2）写驱动方程）写驱动方程T0=T1=1（3）求状态方程）求状态方程T触发器特性方程触发器特性方程得到状态方程：得到状态方程：数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院CP序序号号Q1nQ0nQ1n+1Q0n+1CP1CP0100234FF01J1KC1Q0Q1FF11J1KC11 1CPl 2 2位二进制加法计数器位二进制加法计数器（4）列状态表）列状态表设初始状态设初始状态Q Q0 0=Q=Q1 1=0=0CP0=CP CP1=Q0下降沿触发下降沿触发1010 01 10010 10 10110 101 11110 010 0数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院FF01J1KC1Q0Q1FF11J1KC11 1CPl 2 2位二进制加法计数器位二进制加法计数器（5）画状态图）画状态图00：01：10：11：（6）画时序图）画时序图CPQ0Q1（7）检查自启动）检查自启动只存在一个有效循环，故能自启动只存在一个有效循环，故能自启动数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院FF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11 1CPRDFF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11 1CPRD1 11J1K1J1K1J1K1J1KC1CPC1Q0C1Q1C1Q2异步计数器异步计数器1.1.异步二进制加法计数器异步二进制加法计数器异步二进制加法计数器异步二进制加法计数器l 4 4位二进制加法计数器位二进制加法计数器 异步置异步置0端端 上加负脉冲，各触发器置上加负脉冲，各触发器置0。正常计数时，。正常计数时，为高电平。为高电平。只要低位触发器由只要低位触发器由1状态翻转到状态翻转到0状态，相邻高位触发器接收到有效状态，相邻高位触发器接收到有效CP触发沿，该触发器的状态就翻转。触发沿，该触发器的状态就翻转。数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院00010010CPQ3Q0Q1Q20000来一个来一个 CP 翻转一次翻转一次 来一个来一个 Q0 翻转一次翻转一次 来一个来一个 Q1 翻转一次翻转一次 来一个来一个 Q2 翻转一次翻转一次 11110000 输入第输入第“1”个计数脉冲时，计数器输出为个计数脉冲时，计数器输出为“0001”；输入第；输入第“2”个个计数脉冲时，计数器输出为计数脉冲时，计数器输出为“0010”。输入第输入第“15”个脉冲时，输出个脉冲时，输出“1111”，当输入第，当输入第“16”个个脉冲时，输出返回初态脉冲时，输出返回初态“0000”，且，且 Q3 端输出端输出进位信号下降沿。因此，该电路构成进位信号下降沿。因此，该电路构成 4 位二进制加法计位二进制加法计数器。数器。依次输入脉冲时，计数状态按依次输入脉冲时，计数状态按 4 位二进制数递增规律变化。位二进制数递增规律变化。工作原理工作原理数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院 下面总结一下用不同种类触发下面总结一下用不同种类触发器构成异步二进制计数器的方法。器构成异步二进制计数器的方法。CPi=Qi-1CPi=Qi-1减法计数减法计数 CPi=Qi-1CPi=Qi-1加法计数加法计数 下降沿触发式下降沿触发式 上升沿触发式上升沿触发式 计数触发器的触发信号接法计数触发器的触发信号接法计数规律计数规律 将触发器接成计数触发器，然后级联，将计数脉冲将触发器接成计数触发器，然后级联，将计数脉冲CP 从最低位时钟端输入，其他各位时钟端接法如下表：从最低位时钟端输入，其他各位时钟端接法如下表：异步计数器异步计数器数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院计数器为什么能用作分频器？计数器为什么能用作分频器？怎么用？怎么用？模模 M 计数器也是一个计数器也是一个 M 分频器，分频器，M 分频分频器的输出信号即为计数器最高位的输出信号。器的输出信号即为计数器最高位的输出信号。CPQ3Q0Q1Q24 位二进制加法计数器位二进制加法计数器工作波形工作波形 数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院异步计数器异步计数器1.1.异步十进制减法计数器异步十进制减法计数器异步十进制减法计数器异步十进制减法计数器l 设计异步十进制减法计数器设计异步十进制减法计数器（1）写状态表）写状态表（2）画转换图）画转换图十十进进制制计计数数器器态态序序表表 101001900008100070100611005101040110311102000111001Q0Q1Q2Q3计计 数数 器器 状状 态态计数计数顺序顺序解：分析解：分析四位二进制数表示一位十进制数（四位二进制数表示一位十进制数（8421码）码）Q3Q2Q1Q0,输出借位信号输出借位信号B数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院异步计数器异步计数器1.1.异步十进制减法计数器异步十进制减法计数器异步十进制减法计数器异步十进制减法计数器l 设计异步十进制减法计数器设计异步十进制减法计数器十十进进制制计计数数器器态态序序表表 101001900008100070100611005101040110311102000111001Q0Q1Q2Q3计计 数数 器器 状状 态态计数计数顺序顺序（3）输出方程：输出方程：数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院时时钟钟方方程程FF0每输入一个每输入一个CP翻转一次，只能选翻转一次，只能选CP。选择时钟脉冲的一个基本原则：在满足翻转要选择时钟脉冲的一个基本原则：在满足翻转要选择时钟脉冲的一个基本原则：在满足翻转要选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。求的条件下，触发沿越少越好。求的条件下，触发沿越少越好。求的条件下，触发沿越少越好。FF1在在t2、t4、t6、t8时刻翻转，可选时刻翻转，可选Q0。FF2在在t4、t8时刻翻转，可选时刻翻转，可选Q1。FF3在在t8、t10时刻翻转，可选时刻翻转，可选Q0。（4）画时序图）画时序图选用选用4个个CP上升沿触发的上升沿触发的JK触触发器，分别用发器，分别用FF0、FF1、FF2、FF3表示。表示。数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院状状态态方方程程（5）求状态方程）求状态方程数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院将将无无效效状状态态10101111分分别别代代入入状状态态方方程程进进行行计计算算，可可以以验验证证在在CP脉冲作用下都能回到有效状态，电路能够自启动。脉冲作用下都能回到有效状态，电路能够自启动。（6）写驱动方程）写驱动方程（7）画电路图）画电路图（8）检查自启动）检查自启动数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院第六章第六章 时序逻辑电路时序逻辑电路6.3 计数器计数器集成计数器集成计数器v74LS93 4位二进制计数器位二进制计数器v74LS160 同步十进制同步十进制(加法加法)计数器计数器v74LS161 4位同步二进制计数器位同步二进制计数器v74LS163 4位二进制计数器位二进制计数器,有同步复位有同步复位v74LS190 单时钟同步单时钟同步,十进制加减十进制加减(可逆可逆)计数器计数器v74LS191 同步模同步模16二进制可逆计数器二进制可逆计数器v74LS193 双时钟同步双时钟同步,模模16可逆计数器（异步计数器）可逆计数器（异步计数器）v74LS290 十进制计数器十进制计数器(2-5-10异步计数器异步计数器)数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院1.741631.741631.741631.74163集成计数器集成计数器集成计数器集成计数器74163741637416374163是同步是同步是同步是同步4 4 4 4位二进制加法计数器。其电路如图所示：位二进制加法计数器。其电路如图所示：位二进制加法计数器。其电路如图所示：位二进制加法计数器。其电路如图所示：第六章第六章 时序逻辑电路时序逻辑电路6.3 计数器计数器集成计数器集成计数器数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院置数信号置数信号时钟输入时钟输入输出信号输出信号进位输出进位输出使能信号使能信号清零信号清零信号数据输入数据输入vv7416374163逻辑电路图逻辑电路图逻辑电路图逻辑电路图数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院1.741631.741631.741631.74163集成计数器集成计数器集成计数器集成计数器集成计数器集成计数器 清零。清零。置数。置数。输入一个输入一个CP上升沿上升沿,则不管其它控制端如何，计数器则不管其它控制端如何，计数器置数，即置数，即Q3Q2Q1Q0=D3D2D1D0。称为。称为同步置数同步置数。CR是具有最高优先级别的同步清零端是具有最高优先级别的同步清零端;当当CR=0且在且在CP上升沿时上升沿时,不管其它控制信号如何不管其它控制信号如何,计数器清零。计数器清零。称为称为同步清零同步清零。当当CR=1时，具有次优先权的为时，具有次优先权的为LD,当当LD=0时时,数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院时，在时，在CP上升沿触发下，计数器进行加法计数。上升沿触发下，计数器进行加法计数。保持保持不起作用，计数器保持原状态不变。不起作用，计数器保持原状态不变。实现二进制计数的位扩展实现二进制计数的位扩展Q3Q2Q1Q0=1111,且使能信号且使能信号CTT=1时，产生一时，产生一个高电平，作为向高个高电平，作为向高4位级联的进位信号，构成位级联的进位信号，构成8位位以上二进制的计数器。以上二进制的计数器。当当CR=LD=1,且优先级别最低的使能端且优先级别最低的使能端CTP=CTT=1当当CR=LD=1,且且CTP和和CTT中至少有一个为中至少有一个为0时时,CP将将 计数计数进位输出进位输出CO=Q3Q2Q1Q0 CTT,即当计数到即当计数到 1.741631.741631.741631.74163集成计数器集成计数器集成计数器集成计数器集成计数器集成计数器数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院序序号号输输 入入输输 出出清零清零CR 使使 能能CTP CTT 置数置数LD时钟时钟CP并行输入并行输入D0 D1 D2 D3Q0 Q1 Q2 Q31234501111 X X X X 1 1 0 X X 0X0111 XX X X X X d0 d1 d2 d3 X X X X X X X X X X X X 0 0 0 0 d0 d1 d2 d3 计计 数数 保保 持持 保保 持持 74LS163功能表功能表1.741631.741631.741631.74163集成计数器集成计数器集成计数器集成计数器集成计数器集成计数器数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院74LS163逻辑符号图逻辑符号图该计数器的清零属于依靠该计数器的清零属于依靠CP驱动，故称驱动，故称同步清零同步清零方式。方式。1.741631.741631.741631.74163集成计数器集成计数器集成计数器集成计数器集成计数器集成计数器数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院如果让计数器从如果让计数器从0000开始计数，可用两个方法实现，开始计数，可用两个方法实现，一种是先清零后计数一种是先清零后计数,另一种是先预置另一种是先预置0000然后计数。然后计数。计计 数数 器器 的的 时时 序序 图图集成计数器集成计数器1.741631.741631.741631.74163集成计数器集成计数器集成计数器集成计数器数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院扩展为扩展为8位以上二进制计数器的方法举例说明如下位以上二进制计数器的方法举例说明如下:C0=1,2#才有才有CTP=CTT=1的条的条件件,高电平只持续一个周期高电平只持续一个周期,下下一周期到来时一周期到来时,1#片的片的Q3Q2Q1Q0=0000,2#计数一次计数一次当当1#,2#都计数满都计数满时时,3#才具有计数才具有计数条件条件,完成一次加完成一次加1运算运算1.741631.741631.741631.74163集成计数器集成计数器集成计数器集成计数器集成计数器集成计数器数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院2.741612.741612.741612.74161集成计数器集成计数器集成计数器集成计数器74161741617416174161也是是同步也是是同步也是是同步也是是同步4 4 4 4位二进制加法计数器。其电路如图所示：位二进制加法计数器。其电路如图所示：位二进制加法计数器。其电路如图所示：位二进制加法计数器。其电路如图所示：第六章第六章 时序逻辑电路时序逻辑电路6.3 计数器计数器集成计数器集成计数器数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院清零端清零端置数控置数控制端制端预置预置数据数据输入输入端端计数使计数使能端能端进位进位输出输出端端数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院 异步清零。异步清零。7416174161具有以下功能：具有以下功能：计数。计数。同步并行预置数。同步并行预置数。RCO为进位输出端。为进位输出端。保持。保持。01111RD清零清零0111LD预置预置 0 01 1EP ET使能使能CP时钟时钟 d3 d2 d1 d0 D3 D2 D1 D0预置数据输入预置数据输入0 0 0 0d3 d2 d1 d0保保 持持保保 持持计计 数数Q3 Q2 Q1 Q0输出输出工作模式工作模式异步清零异步清零同步置数同步置数数据保持数据保持数据保持数据保持加法计数加法计数7416174161的功能表的功能表2.741612.741612.741612.74161集成计数器集成计数器集成计数器集成计数器74161与与74163主要区别：异步清零，即主要区别：异步清零，即RD为低电平时，为低电平时，无论其他输入端的状态如何，各触发器均清零。无论其他输入端的状态如何，各触发器均清零。数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院74161741617416174161的时序图的时序图的时序图的时序图 74161的芯片的芯片模数模数M=16,但是但是利用其清零方式利用其清零方式和置数方式可以和置数方式可以实现模大于或小实现模大于或小于于16的任意进的任意进制计数器。制计数器。数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院 利用利用利用利用清零清零清零清零方方方方式式式式,用用用用74161741617416174161构成九进构成九进构成九进构成九进制计数器制计数器制计数器制计数器.注意：由于是异步清零，注意：由于是异步清零，该状态不会出现该状态不会出现例例例例:使电路的控制端使电路的控制端ET=Ep=1，电路实电路实现加计数。当第现加计数。当第9个个CP到来时到来时,QDQCQBQA 1001（十进制的十进制的9）与非门输出为）与非门输出为0，送至计数器的清，送至计数器的清零端，将计数器强零端，将计数器强制清零，开始又一制清零，开始又一轮循环。轮循环。数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院方法方法1:1:利用置数利用置数方式方式,舍掉计数序舍掉计数序列最后几个状态列最后几个状态,构成九进制计数构成九进制计数器器.例：利用例：利用例：利用例：利用置数置数置数置数方式方式方式方式,用用用用74161741617416174161构成九进制计构成九进制计构成九进制计构成九进制计数器数器数器数器.当计到当计到10001000时，时，与非门给置数控与非门给置数控制端制端LDLD送一个置送一个置数信号，当第数信号，当第9 9个个计数脉冲到来时计数脉冲到来时将将DCBADCBA端的端的00000000送至输出端。送至输出端。数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院方法方法方法方法2:2:2:2:利用置数利用置数利用置数利用置数方式方式方式方式,舍掉计数序舍掉计数序舍掉计数序舍掉计数序列最前列最前列最前列最前7 7 7 7个状态个状态个状态个状态,构构构构成九进制计数器成九进制计数器成九进制计数器成九进制计数器.计数器从计数器从计数器从计数器从0111011101110111开始计数，计到开始计数，计到开始计数，计到开始计数，计到1111111111111111时，进位输时，进位输时，进位输时，进位输出端出端出端出端RCORCORCORCO输出信输出信输出信输出信号给置数控制端号给置数控制端号给置数控制端号给置数控制端LDLDLDLD，当第当第当第当第9 9 9 9个个个个CPCPCPCP到来时，将到来时，将到来时，将到来时，将DCBADCBADCBADCBA端的端的端的端的0111011101110111直接送直接送直接送直接送到输出端，开始到输出端，开始到输出端，开始到输出端，开始新一轮循环。新一轮循环。新一轮循环。新一轮循环。例：利用例：利用例：利用例：利用置数置数置数置数方式方式方式方式,用用用用74161741617416174161构成九进制计构成九进制计构成九进制计构成九进制计数器数器数器数器.数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院3.8421BCD3.8421BCD3.8421BCD3.8421BCD码同步加法计数器码同步加法计数器码同步加法计数器码同步加法计数器74160741607416074160（十进制计数器）（十进制计数器）（十进制计数器）（十进制计数器）01111RD清零清零0111LD预置预置 0 01 1EP ET使能使能CP时钟时钟 d3 d2 d1 d0 D3 D2 D1 D0预置数据输入预置数据输入0 0 0 0d3 d2 d1 d0保保 持持保保 持持十进制计十进制计 数数Q3 Q2 Q1 Q0输出输出工作模式工作模式异步清零异步清零同步置数同步置数数据保持数据保持数据保持数据保持加法计数加法计数7416074160的功能表的功能表集成计数器集成计数器数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院第六章第六章 时序逻辑电路时序逻辑电路6.4 寄存器寄存器 寄存器按功能划分为基本寄存器和移位寄存器。基本寄存器按功能划分为基本寄存器和移位寄存器。基本寄存器只能并行送入、并行输出数据；移位寄存器分为左寄存器只能并行送入、并行输出数据；移位寄存器分为左移、右移和双向移位，数据可以并入并出、并入串出、串移、右移和双向移位，数据可以并入并出、并入串出、串入串出和串入并出等。入串出和串入并出等。寄存器寄存器:是数字系统中用来是数字系统中用来存储代码或数据存储代码或数据的逻辑部件。的逻辑部件。它的主要组成部分是触发器。它的主要组成部分是触发器。一个触发器能存储一个触发器能存储1位二进制代码，存储位二进制代码，存储 n 位二进制代位二进制代码的寄存器需要用码的寄存器需要用 n 个触发器组成。寄存器实际上是若干个触发器组成。寄存器实际上是若干触发器的集合。触发器的集合。数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院边沿触发式边沿触发式边沿触发式边沿触发式D D触发器触发器触发器触发器CDQ上升沿触发翻转上升沿触发翻转上升沿触发翻转上升沿触发翻转逻辑符号逻辑符号波形图波形图第六章第六章 时序逻辑电路时序逻辑电路6.4 寄存器寄存器 无论触发器中原来的内容是什么，只要控制时钟脉冲无论触发器中原来的内容是什么，只要控制时钟脉冲CP上上升沿到来，加在数据输入端升沿到来，加在数据输入端D的数据就立即被送入进触发器中的数据就立即被送入进触发器中（Q）。构成）。构成1位寄存器。位寄存器。此工作方式称为单拍工作方式此工作方式称为单拍工作方式。数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院无论寄存器中原来的内容是什么，只要送数控制时钟脉冲无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据上升沿到来，加在并行数据输入端的数据D1D4，就立即被，就立即被送入进寄存器中，即有：送入进寄存器中，即有：如图所示为如图所示为4位数据寄存器位数据寄存器 第六章第六章 时序逻辑电路时序逻辑电路6.4 寄存器寄存器数据寄存器数据寄存器数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院双拍工作方式双拍工作方式（1）清零。）清零。CR=0，异步清零。即有：异步清零。即有：（2）送数。）送数。CR=1时，时，CP上升沿送数。即：上升沿送数。即：（3）保保持持。在在CR=1、CP上上升升沿沿以以外外时时间间，寄寄存存器器内内容容将将保持不变。保持不变。6.4 寄存器寄存器数据寄存器数据寄存器数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院第六章第六章 时序逻辑电路时序逻辑电路6.4 寄存器寄存器移位寄存器移位寄存器l移位寄存器的逻辑功能：移位寄存器的逻辑功能：既能寄存数码，又能在时钟脉冲的作用下使数既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动码向高位或向低位移动按移动方式分按移动方式分单向单向移位寄存器移位寄存器双向双向移位寄存器移位寄存器左左移位寄存器移位寄存器右右移位寄存器移位寄存器l移位寄存器的逻辑功能分类移位寄存器的逻辑功能分类数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院 所谓所谓“移位移位”，就是将寄存器所存各位，就是将寄存器所存各位 数据，在每数据，在每个移位脉冲（个移位脉冲（CP）的作用下，向左或向右移动一位。根据的作用下，向左或向右移动一位。根据移位方向，常把它分成左移寄存器、右移寄存器移位方向，常把它分成左移寄存器、右移寄存器 和和 双向双向移位寄存器三种：移位寄存器三种：寄存器寄存器左移左移(a)寄存器寄存器右移右移(b)寄存器寄存器双向双向移位移位(c)6.4 寄存器寄存器移位寄存器移位寄存器数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院 根据移位数据的根据移位数据的输入输出方式输入输出方式,可分可分为四种电路结构：为四种电路结构：串入串出，串入串出，串入并出，串入并出，并入串出，并入串出，并入并入 并出并出。FFFFFFFF串入串出串入串出入入出出FFFFFFFF串入并出串入并出入入出出FFFFFFFF并入串出并入串出出出FFFFFFFF并入并出并入并出出出6.4 寄存器寄存器移位寄存器移位寄存器数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院 所谓所谓“移位移位”，就是将寄存器所存各位，就是将寄存器所存各位 数据，在每数据，在每个移位脉冲（个移位脉冲（CP）的作用下，向左或向右移动一位。根据的作用下，向左或向右移动一位。根据移位方向，常把它分成左移寄存器、右移寄存器移位方向，常把它分成左移寄存器、右移寄存器 和和 双向双向移位寄存器三种：移位寄存器三种：寄存器寄存器左移左移(a)寄存器寄存器右移右移(b)寄存器寄存器双向双向移位移位(c)6.4 寄存器寄存器移位寄存器移位寄存器数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院数码输入数码输入DQODQQCDQQCDQQCDQQCFF3RDQ1Q2Q3CPFF2FF1FF06.4 寄存器寄存器移位寄存器移位寄存器（1）单向左移移位寄存器）单向左移移位寄存器左移寄存器（左移寄存器（D触发器组成的触发器组成的4 4位右移寄存器）位右移寄存器）左左移移寄寄存存器器的的结结构构特特点点：右右边边触触发发器器的的输输出出端端接接左左邻邻触触发发器的输入端。器的输入端。数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院（1）单向左移移位寄存器（第一脉冲到来的分析）单向左移移位寄存器（第一脉冲到来的分析）100001000DCPQ0Q1Q2Q3例：例：1101数码输入数码输入DQODQQCDQQCDQQCDQQCFF3RDQ1Q2Q3CPFF2FF1FF0数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院110001100DCPQ0Q1Q2Q3（1）单向左移移位寄存器（第二脉冲到来的分析）单向左移移位寄存器（第二脉冲到来的分析）例：例：1101数码输入数码输入DQODQQCDQQCDQQCDQQCFF3RDQ1Q2Q3CPFF2FF1FF0数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院01101DCPQ0Q1Q2Q3（1）单向左移移位寄存器（第四脉冲到来的分析）单向左移移位寄存器（第四脉冲到来的分析）1011例：例：1101数码输入数码输入DQODQQCDQQCDQQCDQQCFF3RDQ1Q2Q3CPFF2FF1FF0数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院数码输入数码输入DQODQQCDQQCDQQCDQQCFF3RDQ1Q2Q3CPFF2FF1FF0011001100DCPQ0Q1Q2Q3（1）单向左移移位寄存器（第三脉冲到来的分析）单向左移移位寄存器（第三脉冲到来的分析）例：例：1101数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院 1 1 0 1 0 1 1 0 0 0 1 10 0 1 0 0 0 0FF3 FF2 FF1 FF01CP 后后2CP 后后3CP 后后4CP 后后1101 0 1 0 1 05CP 后后1例：输入数据例：输入数据1101 0 1 0 06CP 后后1 1 0 0 07CP 后后1串行输出串行输出 1 1 0 1数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院6.4 寄存器寄存器移位寄存器移位寄存器（2）单向右移移位寄存器）单向右移移位寄存器右移寄存器（右移寄存器（D触发器组成的触发器组成的4 4位右移寄存器）位右移寄存器）右右移移寄寄存存器器的的结结构构特特点点：左左边边触触发发器器的的输输出出端端接接右右邻邻触触发发器的输入端。器的输入端。FF3FF2FF1FF0Q3Q2Q1Q0D3D2D1D0D数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院移位脉冲移位脉冲输入数码输入数码输输 出出CPDQ3 Q2 Q1 Q000 0 0 0 设移位寄存器的初始状态为设移位寄存器的初始状态为0000，串行输入数码，串行输入数码D=1101，从高位到从高位到低位依次输入。其低位依次输入。其状态表如下：状态表如下：111 0 0 01 1 0 012030 1 1 0141 0 1 1FF3FF2FF1FF0Q3Q2Q1Q0D3D2D1D0D数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院当当S=1时，时，D0=DSR、D1=Q0、D2=Q1、D3=Q2，实现右移操作；实现右移操作；其中，其中，DSR为右移串行输入端，为右移串行输入端，DSL为左移串行输入端。为左移串行输入端。当当S=0时，时，D0=Q1、D1=Q2、D2=Q3、D3=DSL，实现左移操作。实现左移操作。（3 3）D D触发器组成的双向移位寄存器：触发器组成的双向移位寄存器：移位寄存器移位寄存器S=101Q1DSRQ0Q2S=010Q1Q2Q3DSL10数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院利用移位寄存器组成的计数器叫做移存型计数器。利用移位寄存器组成的计数器叫做移存型计数器。移存型计数器状态转换要符合移位寄存规律。移存型计数器状态转换要符合移位寄存规律。环形计数器环形计数器 首先确定是移存型计数器首先确定是移存型计数器 特点：特点：将高位输入接低将高位输入接低位输出，而且头尾相连。位输出，而且头尾相连。初始状态已确定，最低位置初始状态已确定，最低位置1 1，其余位置，其余位置0 0，用启动脉冲，用启动脉冲确定初始状态为，确定初始状态为，Q3Q2Q1Q0=0001特征方程：特征方程：计数顺序：计数顺序：Q3Q2Q1Q00 0 0 10 0 1 00 1 0 01 0 0 0符合移位寄存规律符合移位寄存规律Q3移移到到Q0,其余位左移一位。其余位左移一位。R0SR1SR2SR3SCP（4）移存型计数器）移存型计数器数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院画状态转换图画状态转换图000100010010001001000100100010004级触发器共有级触发器共有16种状态，还有种状态，还有12种状态不能进入主循环。种状态不能进入主循环。000000001111111100110011011001101100110010011001010101011010101001110111111011101011101111011101 缺点：缺点：死循环太多，有死循环太多，有2n-n个状态没用。个状态没用。在计数脉冲在计数脉冲CP的作用下，的作用下，Q4移到移到Q1,其余位左移一位。其余位左移一位。环形计数器环形计数器（4）移存型计数器）移存型计数器0011001101100110100110010011001101100110110011001001100100110011011001100101010110101010数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院在移存型计数器的基础上将最高位反码输出接第一级输入。在移存型计数器的基础上将最高位反码输出接第一级输入。在清在清0信号的作用下，初始状态为信号的作用下，初始状态为0，计数顺序计数顺序:CPQ3Q Q2 2Q Q1 1Q Q0 0Q Q3 30 01 12 23 34 45 56 67 70 0 0 0 0 0 1 11 10 0 0 0 1 1 11 1 10 0 0 0 10 0 0 0 10 0 1 1 1 11 1 1 11 1 1 11 1 1 1 0 01 1 11 1 1 0 00 01 11 1 0 0 0 0 0 01 1 0 0 0 0 0 0 0 0缺点：缺点：用触发器较多，有用触发器较多，有2n-2n状状态没有使用。态没有使用。在计数脉冲在计数脉冲CP的作用下，的作用下，Q3移到移到Q1,其余位左移一位。其余位左移一位。DQR0DQR1DQR2DQR3CP纽环形计数器纽环形计数器（4）移存型计数器）移存型计数器数字逻辑与数字系统数字逻辑与数字系统湖南科技大学计算机科学与工程学院湖南科技大学计算机科学与工程学院