集成电路电路的基本制造工艺

半导体制造工艺流程 半导体制造工艺分类PMOS型双极型MOS型CMOS型NMOS型BiMOS饱和型非饱和型TTL I2L ECL/CML 半导体制造工艺分类一 双极型IC的基本制造工艺：p A. 在元器件间要做电隔离区（PN结隔离、全介质隔离及PN结介质混合隔离） ECL（非饱和型） 、TTL/DTL （饱和型） 、STTL （饱和型） p B. 在元器件间自然隔离 I2L（饱和型） 半导体制造工艺分类二 MOS IC的基本制造工艺：p 根据栅工艺分类 A 铝栅工艺 B 硅 栅工艺p其他分类 根据沟道: PMOS、NMOS、CMOS 根据负载元件: E/R、E/E、E/D 双极型集成电路和MOS集成电路优缺点双极型集成电路 速度高、驱动能力强、模拟精度高, 但功耗和集成度方面却无法满足越来越大的系统集成的要求。CMOS集成电路 低功耗、集成度高、抗干扰能力强，但其速度低，驱动能力差，在既要求高集成度又要求高速的领域中无能为力。 半导体制造工艺分类3 Bi-CMOS工艺： 把双极器件和CMOS器件同时制作在同一芯片，综合了双极器件的高跨导、强负载能力和CMOS器件的高集成度、低功耗的优点，取长补短。p A. 以CMOS工艺为基础 P阱 N阱p B. 以双极型工艺为基础 典型的PN结隔离的掺金TTL电路工艺流程一次氧化衬底制备隐埋层扩散外延淀积热氧化隔离光刻隔离扩散再氧化基区扩散再分布及氧化发射区光刻背面掺金发射区扩散反刻铝接触孔光刻铝淀积隐埋层光刻基区光刻再分布及氧化铝合金淀积钝化层中测压焊块光刻 纵向晶体管刨面图C B ENPC B EN P N+ p+NPN PNP 横向晶体管刨面图CB EN P PNPP+ P+PP NPN晶体管刨面图ALSiO2 BPP+ P-SUBN+E CN+-BLN-epi P+ 双 极 晶 体 管p衬底n+pn+金属接触C E B 圖 3.13 1.衬底选择 P型Si 10.cm 111晶向, 偏离2O5O 第一次光刻N+埋层扩散孔1。减小集电极串联电阻2。减小寄生PNP管的影响SiO2P-SUBN+-BL要求：1。 杂质固浓度大2。高温时在Si中的扩散系数小，以减小上推3。 与衬底晶格匹配好，以减小应力涂胶烘烤-掩膜（曝光）-显影-坚膜蚀刻清洗去膜-清洗N+扩散(P) 外延层淀积1。VPE（Vaporous phase epitaxy) 气相外延生长硅SiCl4+H2Si+HCl2。氧化TepiXjc+Xmc+TBL-up+tepi-ox SiO2N+-BL P-SUBN-epiN+-BL 第二次光刻P+隔离扩散孔在衬底上形成孤立的外延层岛,实现元件的隔离.SiO2N+-BL P-SUBN-epiN+-BLN-epiP+ P+P+涂胶烘烤-掩膜（曝光）-显影-坚膜蚀刻清洗去膜-清洗P+扩散(B) 第三次光刻P型基区扩散孔决定NPN管的基区扩散位置范围SiO2N+-BL P-SUBN-epiN+-BLP+ P+P+P P去SiO2氧化-涂胶烘烤-掩膜（曝光）-显影-坚膜蚀刻清洗去膜清洗基区扩散(B) 第四次光刻N+发射区扩散孔p集电极和N型电阻的接触孔,以及外延层的反偏孔。pAlN-Si 欧姆接触：ND1019cm-3，SiO2N+-BL P-SUBN-epiN+-BLP+ P+P+P P N+去SiO2氧化-涂胶烘烤-掩膜（曝光）-显影-坚膜蚀刻清洗去膜清洗扩散 第五次光刻引线接触孔SiO2N+N+-BL P-SUBN-epi N+-BLP+ P+P+P PN-epi去SiO2氧化-涂胶烘烤-掩膜（曝光）-显影-坚膜蚀刻清洗去膜清洗 第六次光刻金属化内连线：反刻铝SiO2AL N+N+-BL P-SUBN-epi N+-BLP+ P+P+P PN-epi去SiO2氧化-涂胶烘烤-掩膜（曝光）-显影-坚膜蚀刻清洗去膜清洗蒸铝 中速TTL电路版图设计规则(m)最小套刻间距 5最小隔离槽宽度 10元件与隔离槽最小间距 18埋层与隔离槽最小间距 18基区和集电极孔最小间距 5最小发射极孔 88最小基极孔宽 8最小集电极孔宽 8最小电阻条宽 10电阻条间最小间距 7最小电阻引线孔 88铝条最小宽度(包括两边覆盖2m) 10长铝条最小间距 10 短铝条最小间距 5 键合点最小面积 100100 两键合点最小间距 70隔离槽外边界与键合点之间的最小间距 150划片间距 400（1976年）（1986年） 最小面积晶体管 集成电路版图设计通常是由集成电路中晶体管版图开始的，而该晶体管版图通常是最小面积晶体管的版图。因此，掌握什么是最小面积晶体管，其版图是如何确定的非常重要。 另外，掌握集成电路制造中常用的各种晶体管版图及其对应的工艺剖面结构也是十分重要的。最小面积晶体管-由图形最小尺寸（图形最小线宽和图形最小间距）构成的晶体管。 如图所示的最小面积晶体管，隔离框内管芯面积为6064m2，如果槽宽为10m，则每个最小晶体管所需隔离槽面积为3800m2，每条隔离槽为两相邻隔离岛共用，所以每个最小面积晶体管所需的隔离槽面积为1900 m2 ，大约为内管芯面积的1/3l/4。 图18.21 CMOS工艺集成电路 nMOSFET栅源 漏P型衬底n+ n+pMOSFET源栅漏p+ p+n型衬底MOS晶 体 管 MOS TransistorPolysilicon Aluminum +VDD -VSSS DD SG Gp+ p+ p井 n+ n+n型衬底n+ p+pMOSFET nMOSFET场氧化区金属CMOS反相器橫切面 有源区是指将来要制作晶体管、掺杂条、接触电极等的区域。场区是芯片上有源区之外的所有区域。场区的氧化层厚度远大于有源区的氧化层厚度。 CMOS集成电路工艺-以P阱硅栅CMOS为例 1。光刻I-阱区光刻，刻出阱区注入孔 N-Si N-SiSiO2 CMOS集成电路工艺-以P阱硅栅CMOS为例 2。阱区注入及推进，形成阱区N-SiP- CMOS集成电路工艺-以P阱硅栅CMOS为例 3。去除SiO2，长薄氧，长Si3N4N-SiP- Si3N4 CMOS集成电路工艺-以P阱硅栅CMOS为例 4。光II-有源区光刻，刻出P管、N管的源、漏和栅区。N-SiP- Si3N4 CMOS集成电路工艺-以P阱硅栅CMOS为例 5。光III-N管场区光刻，刻出N管场区注入孔。N管场区注入，以提高场开启，减少闩锁效应及改善阱的接触。光刻胶 N-SiP-B+ CMOS集成电路工艺-以P阱硅栅CMOS为例 6。长场氧，漂去 SiO2及Si3N4 ，然后长栅氧。N-SiP- CMOS集成电路工艺-以P阱硅栅CMOS为例 7。光-p管区光刻。p管区注入， 调节PMOS管的开启电压，然后生长多晶硅。 N-SiP- B+ CMOS集成电路工艺-以P阱硅栅CMOS为例 8。光-多晶硅光刻，形成多晶硅栅及多晶硅电阻。多晶硅 N-SiP- CMOS集成电路工艺-以P阱硅栅CMOS为例 9。光I-P+区光刻，P+区注入。形成PMOS管的源、漏区及P+保护环。 N-SiP- B+ CMOS集成电路工艺-以P阱硅栅CMOS为例 10。光-N管场区光刻，N管场区注入，形成NMOS的源、漏区及N+保护环。光刻胶 N-SiP-As CMOS集成电路工艺-以P阱硅栅CMOS为例 11。长PSG（磷硅玻璃）。PSG N-Si P+P- P+N+ N+ CMOS集成电路工艺-以P阱硅栅CMOS为例 12。光-引线孔光刻。PSG N-Si P+P- P+N+ N+ CMOS集成电路工艺-以P阱硅栅CMOS为例 13。光- AL引线光刻（反刻AL）。 光X- 压焊块光刻PSGN-Si P+P- P+N+ N+ VDDIN OUTPNSDD S Vi VoT2 W/L=3/1T1 W/L=1/1 PolyDiffAlconP阱Vi Vss VoVDDCMOS Inverter layout CMOS工艺 (N阱) A Complete CMOS InverterTop View Cross-Section CMOS工艺 (双阱) Simple cross sectionsubstraten+ n+p+ substrate metal1polySiO2 metal2metal3transistor via PhotolithographyMask patterns are put on wafer using photo-sensitive material: Process stepsFirst place tubs to provide properly-doped substrate for n-type, p-type transistors:p-tub n-tubsubstrate Process steps, contd.Pattern polysilicon before diffusion regions:p-tub n-tubpoly polygate oxide Process steps, contdAdd diffusions, performing self-masking:p-tub n-tubpoly polyn+n+ p+ p+ Process steps, contdStart adding metal layers:p-tub n-tubpoly polyn+n+ p+ p+metal 1 metal 1vias