PCB Layout and SI 问答qio

1.如何何实现高高速时钟钟信号的的差分布布线？ 在高速速设计中中，如何何解决信信号的完完整性问问题？差差分布线线方式是是如何实实现的？对于只只有一个个输出端端的时钟钟信号线线，如何何实现差差分布线线？专家家解答:信号完完整性基基本上是是阻抗匹匹配的问问题。而而影响阻阻抗匹配配的因素素有信号号源的架架构和输输出阻抗抗(ouutpuut iimpeedannce)，走线线的特性性阻抗，负负载端的的特性，走走线的拓拓朴(ttopoologgy)架架构等。解解决的方方式是靠靠端接(terrminnatiion)与调整整走线的的拓朴。差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者side-by-side实现的方式较多。要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的2.关于于高速差差分信号号布线.在pccb上靠靠近平行行走高速速差分信信号线对对的时候候，在阻阻抗匹配配的情况况下，由由于两线线的相互互耦合，会会带来很很多好处处。但是是有观点点认为这这样会增增大信号号的衰减减，影响响传输距距离。是是不是这这样，为为什么？我在一一些大公公司的评评估板上上看到高高速布线线有的尽尽量靠近近且平行行，而有有的却有有意的使使两线距距离忽远远忽近，我我不懂那那一种效效果更好好。我的的信号11GHzz以上，阻阻抗为550欧姆姆。在用用软件计计算时，差差分线对对也是以以50欧欧姆来计计算吗？还是以以1000欧姆来来算？接接收端差差分线对对之间可可否加一一匹配电电阻？谢谢谢！专专家解答答:会使使高频信信号能量量衰减的的原因一一是导体体本身的的电阻特特性(ccondducttor losss), 包括括集肤效效应(sskinn efffecct), 另一一是介电电物质的的dieelecctriic llosss。 这这两种因因子在电电磁理论论分析传传输线效效应(ttrannsmiissiion linne eeffeect)时, 可看出出他们对对信号衰衰减的影影响程度度。 差差分线的的耦合是是会影响响各自的的特性阻阻抗, 变的较较小, 根据分分压原理理(vooltaage divvideer)这这会使信信号源送送到线上上的电压压小一点点。 至至于, 因耦合合而使信信号衰减减的理论论分析我我并没有有看过, 所以以我无法法评论。对差分对的布线方式应该要适当的靠近且平行。 所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。 需要平行也是因为要保持差分阻抗的一致性。 若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。差分阻抗的计算是 2(Z11 - Z12), 其中, Z11是走线本身的特性阻抗, Z12是两条差分线间因为耦合而产生的阻抗, 与线距有关。 所以, 要设计差分阻抗为100欧姆时, 走线本身的特性阻抗一定要稍大于50欧姆。 至于要大多少, 可用仿真软件算出来。接收端差分线对间的匹配电阻通常会加, 其值应等于差分阻抗的值。 这样信号品质会好些。欢迎到 3. 如如何处理理实际布布线中的的一些理理论冲突突的问题题.在实实际布线线中，很很多理论论是相互互冲突的的；例如如： 11。处理理多个模模/数地地的接法法：理论论上是应应该相互互隔离的的，但在在实际的的小型化化、高密密度布线线中，由由于空间间的局限限或者绝绝对的隔隔离会导导致小信信号模拟拟地走线线过长，很很难实现现理论的的接法。我我的做法法是：将将模/数数功能模模块的地地分割成成一个完完整的孤孤岛，该该功能模模块的模模/数地地都连接接在这一一个孤岛岛上。再再通过沟沟道让孤孤岛和“大大”地连连接。不不知这种种做法是是否正确确？ 22。理论论上晶振振与CPPU的连连线应该该尽量短短，由于于结构布布局的原原因，晶晶振与CCPU的的连线比比较长、比比较细，因因此受到到了干扰扰，工作作不稳定定，这时时如何从从布线解解决这个个问题？诸如此此类的问问题还有有很多，尤尤其是高高速PCCB布线线中考虑虑EMCC、EMMI问题题，有很很多冲突突，很是是头痛，请请问如何何解决这这些冲突突？多谢谢！专家解答答:A 基本上上, 将将模/数数地分割割隔离是是对的。 要注意意的是信信号走线线尽量不不要跨过过有分割割的地方方(mooat), 还还有不要要让电源源和信号号的回流流电流路路径(rretuurniing currrennt ppathh)变太太大。BB 晶振振是模拟拟的正反反馈振荡荡电路, 要有有稳定的的振荡信信号, 必须满满足looop gaiin与pphasse的规规范, 而这模模拟信号号的振荡荡规范很很容易受受到干扰扰, 即即使加ggrouund guaard traacess可能也也无法完完全隔离离干扰。 而且离离的太远远, 地地平面上上的噪声声也会影影响正反反馈振荡荡电路。 所以, 一定定要将晶晶振和芯芯片的距距离进可可能靠近近。C 确实高高速布线线与EMMI的要要求有很很多冲突突。 但但基本原原则是因因EMII所加的的电阻电电容或fferrritee beead, 不能能造成信信号的一一些电气气特性不不符合规规范。 所以, 最好好先用安安排走线线和PCCB叠层层的技巧巧来解决决或减少少EMII的问题题, 如如高速信信号走内内层。 最后才才用电阻阻电容或或ferrritte bbeadd的方式式, 以以降低对对信号的的伤害。 4.模数数部分关关于抗干干扰的问问题.一一些系统统中经常常有A/D，问问：要提提高抗干干扰性，除除了模拟拟地和数数字地分分开只在在电源一一点连接接，加粗粗地线和和电源线线外，希希望专家家给一些些好的意意见和建建议！专专家解答答:除了了地要分分开隔离离外, 也要注注意模拟拟电路部部分的电电源, 如果跟跟数字电电路共享享电源, 最好好要加滤滤波线路路。 另另外, 数字信信号和模模拟信号号不要有有交错, 尤其其不要跨跨过分割割地的地地方(mmoatt)。 5.高速速信号的的自动布布线.为为了最大大限度的的保证高高速信号号质量，我我们都习习惯于手手工布线线，但效效率太低低。使用用自动布布线器又又无法监监控关键键信号的的绕线方方式，过过孔数目目、位置置等。手手工走完完关键信信号再自自动布线线又会降降低自动动布线的的布通率率，而且且自动布布线结果果的调整整意味着着更多的的布线工工作量，如如何平衡衡以上矛矛盾，利利用优秀秀的布线线器帮助助完成高高速信号号的布线线？ 专专家解答答:现在在较强的的布线软软件的自自动布线线器大部部分都有有设定约约束条件件来控制制绕线方方式及过过孔数目目。 各各家EDDA公司司的绕线线引擎能能力和约约束条件件的设定定项目有有时相差差甚远。 例如, 是否否有足够够的约束束条件控控制蛇行行线(sserppenttinee)蜿蜒蜒的方式式, 能能否控制制差分对对的走线线间距等等。 这这会影响响到自动动布线出出来的走走线方式式是否能能符合设设计者的的想法。 另外, 手动动调整布布线的难难易也与与绕线引引擎的能能力有绝绝对的关关系。 例如, 走线线的推挤挤能力, 过孔孔的推挤挤能力, 甚至至走线对对敷铜的的推挤能能力等等等。 所所以, 选择一一个绕线线引擎能能力强的的布线器器, 才才是解决决之道。如果您对蔽公司Expedition有兴趣试看看我们的绕线引擎, 请电21-64159380, 会有专人为您服务。 6关于ttestt cooupoon.ttestt cooupoon的设设计有什什么规范范可以参参照吗？如何根根据板子子的实际际情况设设计teest couuponn？有什什么需要要注意的的问题？谢谢！ 专家解解答:ttestt cooupoon是用用来以TTDR (Tiime Dommainn Reefleectoometter) 测量量所生产产的PCCB板的的特性阻阻抗是否否满足设设计需求求。 一一般要控控制的阻阻抗有单单根线和和差分对对两种情情况。 所以， tesst ccouppon上上的走线线线宽和和线距(有差分分对时)要与所所要控制制的线一一样。 最重要要的是测测量时接接地点的的位置。 为了减减少接地地引线(grooundd leead)的电感感值， TDRR探棒(proobe)接地的的地方通通常非常常接近量量信号的的地方(proobe tipp)， 所以， tesst ccouppon上上量测信信号的点点跟接地地点的距距离和方方式要符符合所用用的探棒棒。 以以下提供供两篇文文章参考考: 11. hhttpp:/devvelooperr.inntell.coom/ddesiign/chiipseets/appplnoots/pcdd_prres3399.pdff2. htttp:/wwww.PPolaarinnstrrumeentss.coom/iindeex.hhtmll (点点选Apppliicattionn nootess) 7.关于于高速PPCB设设计中信信号层空空白区域域敷铜接接地问题题.在高高速PCCB设计计中，信信号层的的空白区区域可以以敷铜，那那么多个个信号层层的敷铜铜是都接接地好呢呢，还是是一半接接地，一一半接电电源好呢呢？ 专家解解答:一一般在空空白区域域的敷铜铜绝大部部分情况况是接地地。 只只是在高高速信号号线旁敷敷铜时要要注意敷敷铜与信信号线的的距离， 因为所所敷的铜铜会降低低一点走走线的特特性阻抗抗。 也也要注意意不要影影响到它它层的特特性阻抗抗， 例例如在dduall sttripplinne的结结构时。8. 特特性阻抗抗.感谢谢您回答答我上次次的问题题。上回回您说电电源平面面和地平平面基本本上都是是金属平平面，所所以对电电场磁场场都有屏屏蔽效应应，那我我可以把把电源平平面上面面的信号号线使用用微带线线模型计计算特性性阻抗吗吗?电源源和地平平面之间间的信号号可以使使用带状状线模型型计算吗吗？ 专家解解答:是是的， 在计算算特性阻阻抗时电电源平面面跟地平平面都必必须视为为参考平平面。 例如四四层板: 顶层层-电源源层-地地层-底底层， 这时顶顶层走线线特性阻阻抗的模模型是以以电源平平面为参参考平面面的微带带线模型型。 9.高速速信号线线的匹配配问题.在高速速板(如如p4的的主板)layyourr，为什什么要求求高速信信号线(如cppu数据据，地址址信号线线）要匹匹配? 如果不不匹配会会带来什什么隐患患？其匹匹配的长长度范围围（既信信号线的的时滞差差）是由由什么因因素决定定的，怎怎样计算算？专家家解答:要求走走线特性性阻抗匹匹配的主主要原因因是要避避免高速速传输线线效应(traansmmisssionn liine efffectt)所引引起的反反射(rrefllecttionn)影响响到信号号完整性性(siignaal iinteegriity)和延迟迟时间(fliightt tiime)。也就就是说如如果不匹匹配，则则信号会会被反射射影响其其质量。所有走线的长度范围都是根据时序(timing)的要求所订出来的。影响信号延迟时间的因素很多，走线长度只是其一。P4要求某些信号线长度要在某个范围就是根据该信号所用的传输模式(common clock或source synchronous)下算得的timing margin，分配一部份给走线长度的允许误差。 至于， 上述两种模式时序的计算， 限于时间与篇幅不方便在此详述， 请到下列网址 下载Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide。 其中 Methodology for Determining Topology and Routing Guideline章节内有详述。 10.测测试点生生成.在在高密度度印制板板上通过过软件自自动产生生测试点点一般情情况下能能满足大大批量生生产的测测试要求求吗?添添加测试试点会不不会影响响高速信信号的质质量？ 专家解解答:一一般软件件自动产产生测试试点是否否满足测测试需求求必须看看对加测测试点的的规范是是否符合合测试机机具的要要求。另另外，如如果走线线太密且且加测试试点的规规范比较较严，则则有可能能没办法法自动对对每段线线都加上上测试点点，当然然，需要要手动补补齐所要要测试的的地方。至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用线上既有的穿孔(via or DIP pin)当测试点)可能加在线上或是从线上拉一小段线出来。前者相当于是加上一个很小的电容在线上，后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。 11.如如何选择择PCBB板材?如何选选择PCCB板材材?如何何避免高高速数据据传输对对周围模模拟小信信号的高高频干扰扰,有没没有一些些设计的的基本思思路?专专家解答答:选择择PCBB板材必必须在满满足设计计需求和和可量产产性及成成本中间间取得平平衡点。设设计需求求包含电电气和机机构这两两部分。通通常在设设计非常常高速的的PCBB板子(大于GGHz的的频率)时这材材质问题题会比较较重要。例例如，现现在常用用的FRR-4材材质，在在几个GGHz的的频率时时的介质质损diieleectrric losss会对对信号衰衰减有很很大的影影响，可可能就不不合用。就就电气而而言，要要注意介介电常数数(diieleectrric connstaant)和介质质损在所所设计的的频率是是否合用用。避免免高频干干扰的基基本思路路是尽量量降低高高频信号号电磁场场的干扰扰，也就就是所谓谓的串扰扰(Crrossstallk)。可可用拉大大高速信信号和模模拟信号号之间的的距离，或或加grrounnd gguarrd/sshunnt ttracces在在模拟信信号旁边边。还要要注意数数字地对对模拟地地的噪声声干扰。 12.PPCB板板各个层层都代表表什么意意思.众众所周知知PCBB板包括括很多层层，但其其中某些些层的含含义我还还不是很很清楚。mmechhaniicall，keeepooutllayeer,ttopooverrlayy,boottoomovverllay, tooppaastee,boottoompaastee,toopsooldeer,bbotttomssoldder,driillgguidde,ddrillldrrawiing,mulltillayeer这些些层不知知道它们们的确切切含义。希希望您指指教。 专家解解答: 在EDDA软件件的专门门术语中中，有很很多不是是有相同同定义的的。以下下就字面面上可能能的意义义来解释释。Meechnnicaal: 一般多多指板型型机械加加工尺寸寸标注层层Keeepouutlaayerr: 定定义不能能走线、打打穿孔(viaa)或摆摆零件的的区域。这这几个限限制可以以独立分分开定义义。Toopovverllay: 无法法从字面面得知其其意义。多多提供些些讯息来来进一步步讨论。Bottomoverlay: 无法从字面得知其意义。可多提供些讯息来进一步讨论。Toppaste: 顶层需要露出铜皮上锡膏的部分。Bottompaste: 底层需要露出铜皮上锡膏的部分。Topsolder: 应指顶层阻焊层，避免在制造过程中或将来维修时可能不小心的短路 Bottomsolder: 应指底层阻焊层。Drillguide: 可能是不同孔径大小，对应的符号，个数的一个表。Drilldrawing: 指孔位图，各个不同的孔径会有一个对应的符号。Multilayer: 应该没有单独这一层，能指多层板，针对单面板和双面板而言。13.地地的连接接问题.一个系系统往往往分成若若干个PPCB，有有电源、接接口、主主板等，各各板之间间的地线线往往各各有互连连，导致致形成许许许多多多的环路路，产生生诸如低低频环路路噪声，不不知这个个问题如如何解决决？ 专家解解答: 各个PPCB板板子相互互连接之之间的信信号或电电源在动动作时，例例如A板板子有电电源或信信号送到到B板子子，一定定会有等等量的电电流从地地层流回回到A板板子 (此为KKircchofff ccurrrentt laaw)。这这地层上上的电流流会找阻阻抗最小小的地方方流回去去。所以以，在各各个不管管是电源源或信号号相互连连接的接接口处，分分配给地地层的管管脚数不不能太少少，以降降低阻抗抗，这样样可以降降低地层层上的噪噪声。另另外，也也可以分分析整个个电流环环路，尤尤其是电电流较大大的部分分，调整整地层或或地线的的接法，来来控制电电流的走走法(例例如，在在某处制制造低阻阻抗，让让大部分分的电流流从这个个地方走走)，降降低对其其它较敏敏感信号号的影响响。 14.llitttle proobleem .whyy thhe wwienn brridgge ccan onlly bbe bbalaanceed aat oone freequeencyy? eevenn iff thhe rratiio oof ccouppledd reesisstorrs iis vvariied 专家解解答: Thee opperaatioon pprinncipple of Wieen bbriddge osccilllatoor iis pposiitivve ffeeddbacck mmechhaniism. Thhe ttrannsfeer ffuncctioon (or gaiin) of thee Wiien briidgee osscilllattor (inn Laaplaace traansfformm) iis AAf(ss)=AA(s)/11-A(s)BB(s), whiich A(ss) iis oopenn looop gaiin oof aampllifiier andd B(s) is thee gaain of feeedbaack nettworrk. To osccilllatee spponttaneeoussly, thhe AAf(ss) mmustt appprooachh too innfinnityy whhichh immpliies dennomiinattor is zerro. Thaat iis, thee prroduuct of A(ss) aand B(ss) nneedd too bee eqquall too 1. Duue tto tthe freequeencyy deepenndennce of A(ss)B(s), thheree iss onnly onee frrequuenccy ccan makke tthe dennomiinattor to be zerro. Thaat iis wwhy thee Wiien briidgee onnly ballancce aat oone freequeencyy. TThe osccilllatiion freequeencyy iss deeterrminned by thee reesisstorrs aand cappaciitorrs iin tthe possitiive feeedbaack patth, f=11/22psqqrt(R1CC1R2CC2), wwherre RR1, C1, R22, CC2 aare thee coompoonennts in thee poosittivee feeedbbackk paath. Thhe ccompponeentss onn neegattivee feeedbbackk paath aree noothiing to do witth tthe osccilllatiion freequeencyy. TThe othher inttuittivee innsigght to thiis cconcceptt off baalanncinng aat oone freequeencyy iss too trreatt thhe nnetwworkk off poosittivee feeedbbackk paath as a ffreqquenncy sellecttor. Thheree arre aa hiigh-passs ffiltter forrmedd byy a serriess caapaccitoor wwithh a grooundded ressisttor andd a loww-paass fillterr foormeed bby aa seeriees rresiistoor wwithh a grooundded cappaciitorr. TThe tottal efffectt iss siimillar to a bbanddpasss ffiltter. Thheree iss a webbsitte tto aaddrresss thhis connceppt: htttp:/wwww.iinteerq.or.jp/jappan/se-inooue/e_cckt118_22.httm#22. 15.如如何估算算特性阻阻抗。（11）能否否提供一一些经验验数据、公公式和方方法来估估算布线线的阻抗抗。（22）当无无法满足足阻抗匹匹配的要要求时，是是在信号号线的末末端加并并联的匹匹配电阻阻好，还还是在信信号线上上加串联联的匹配配电阻好好。（33）差分分信号线线中间可可否加地地线。 专家解解答: 1.以下提提供两个个常被参参考的特特性阻抗抗公式： aa.微带带线(mmicrrosttripp) Z=877/ssqrtt(Err+1.41)lln55.988H/(0.88W+TT) 其中，WW为线宽宽，T为为走线的的铜皮厚厚度，HH为走线线到参考考平面的的距离，EEr是PPCB板板材质的的介电常常数(ddiellecttricc coonsttantt)。此此公式必必须在00.1(W/H)2.00及1(Err)115的情情况才能能应用。 b.带状线(stripline) Z=60/sqrt(Er)ln4H/0.67p(T+0.8W) 其中，H为两参考平面的距离，并且走线位于两参考平面的中间。此公式必须在W/H0.35及T/H1000MHzz)高密密度PCCB设计计中的技技巧? 专家解解答: 在设计计高速高高密度PPCB时时，串扰扰(crrossstallk iinteerfeerennce)确实是是要特别别注意的的，因为为它对时时序(ttimiing)与信号号完整性性(siignaal iinteegriity)有很大大的影响响。以下下提供几几个注意意的地方方： 1.控制走走线特性性阻抗的的连续与与匹配。 2.走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。 3.选择适当的端接方式。 4.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。 5.利用盲埋孔(blind/buried via)来增加走线面积。但是PCB板的制作成本会增加。在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。若对蔽公司的Expedition系列产品有兴趣，请电21-64159380，会有专人为您服务。25.关于llvdss信号的的布线.对于llvdss低压差差分信号号，原则则上是布布线等长长、平行行，但实实际上较较难实现现，是否否能提供供一些经经验？贵贵公司产产品是否否有试用用版？ 专家解解答: 差分信信号布线线时要求求等长且且平行的的原因有有下列几几点： 1.平平行的目目的是要要确保差差分阻抗抗的完整整性。平平行间距距不同的的地方就就等于是是差分阻阻抗不连连续。 2.等等长的目目的是想想要确保保时序(timmingg)的准准确与对对称性。因因为差分分信号的的时序跟跟这两个个信号交交叉点(或相对对电压差差值)有有关，如如果不等等长，则则此交叉叉点不会会出现在在信号振振幅(sswinng aampllituude)的中间间，也会会造成相相邻两个个时间间间隔(ttimee innterrvall)不对对称，增增加时序序控制的的难度。 3.不等长也会增加共模(common mode)信号的成分，影响信号完整性(signal integrity)。26.电电源滤波波的讲究究.请问问，模拟拟电源处处的滤波波经常是是用LCC电路。但但是，我我发现有有时LCC比RCC滤波效效果差，请请问这是是为什么么，滤波波时选用用电感，电电容值的的方法是是什么？ 专家解解答: LC与与RC滤滤波效果果的比较较必须考考虑所要要滤掉的的频带与与电感值值的选择择是否恰恰当。 因为电电感的感感抗(rreacctannce)大小与与电感值值和频率率有关。如如果电源源的噪声声频率较较低，而而电感值值又不够够大，这这时滤波波效果可可能不如如RC。但但是，使使用RCC滤波要要付出的的代价是是电阻本本身会耗耗能，效效率较差差，且要要注意所所选电阻阻能承受受的功率率。电感感值的选选用除了了考虑所所想滤掉掉的噪声声频率外外，还要要考虑瞬瞬时电流流的反应应能力。如如果LCC的输出出端会有有机会需需要瞬间间输出大大电流，则则电感值值太大会会阻碍此此大电流流流经此此电感的的速度，增增加纹波波噪声(rippplee nooisee)。电电容值则则和所能能容忍的的纹波噪噪声规范范值的大大小有关关。纹波波噪声值值要求越越小，电电容值会会较大。而而电容的的ESRR/ESSL也会会有影响响。另外外，如果果这LCC是放在在开关式式电源(swiitchhingg reegullatiion powwer)的输出出端时，还还要注意意此LCC所产生生的极点点零点(polle/zzeroo)对负负反馈控控制(nnegaativve ffeeddbacck cconttroll)回路路稳定度度的影响响。 27.关关于EDDA设计计软件的的评估.最近听听说一家家以色列列的公司司Vallor在在国内试试推PCCB llayoout的的sollutiion,不知该该公司产产品如何何？专家家解答: 抱歉，我我不适合合在这场场合评论论其它竞竞争对手手的产品品。我认认为任何何EDAA软件产产品合不不合用与与要设计计的产品品的特性性有关。例例如，所所设计的的产品其其走线密密度是否否很高，这这可能对对绕线引引擎的推推挤线功功能有不不同的需需求。以以下仅提提供一些些考虑的的方向： 1.使用者者的接口口是否容容易操作作。 22.推挤挤线的能能力(此此项关系系到绕线线引擎的的强弱) 3.铺铜箔箔编辑铜铜箔的难难易 44.走线线规则设设定是否否符合设设计要求求 5.机构图图接口的的种类。 6.零件库的创建、管理、调用等是否容易 7.检验设计错误的能力是否完善28. pcbb设计中中需要注注意哪些些问题？ 专家解解答:PPCB设设计时所所要注意意的问题题随着应应用产品品的不同同而不同同。就象象数字电电路与仿仿真电路路要注意意的地方方不尽相相同那样样。以下下仅概略略的几个个要注意意的原则则。 11、PCCB层叠叠的决定定；包括括电源层层、地层层、走线线层的安安排，各各走线层层的走线线方向等等。这些些都会影影响信号号品质，甚甚至电磁磁辐射问问题。 2、电电源和地地相关的的走线与与过孔(viaa)要尽尽量宽，尽尽量大。 3、不同特性电路的区域配置。良好的区域配置对走线的难易，甚至信号质量都有相当大的关系。 4、要配合生产工厂的制造工艺来设定DRC (Design Rule Check)及与测试相关的设计(如测试点)。其它与电气相关所要注意的问题就与电路特性有绝对的关系，例如，即便都是数字电路，是否注意走线的特性阻抗就要视该电路的速度与走线长短而定。 29. GSMM 手机机PCBB设计.请问专专家GSSM手机机PCBB设计有有什么要要求和技技巧? 专家解解答:手手机PCCB设计计上的挑挑战在于于两个地地方：一一是板面面积小，二二是有RRF的电电路。因因为可用用的板面面积有限限，而又又有数个个不同特特性的电电路区域域，如RRF电路路、电源源电路、 话音模模拟电路路、一般般的数字字电路等等，它们们都各有有不同的的设计需需求。 1、首首先必须须将RFF与非RRF的电电路在板板子上做做适当的的区隔。因因为RFF的电源源、地、及及阻抗设设计规范范较严格格。 22、因为为板面积积小，可可能需要要用盲埋埋孔(bblinnd/bburiied viaa)以增增加走线线面积。 3、注意话音模拟电路的走线，不要被其它数字电路，RF电路等产生串扰现象。 除了拉大走线间距外，也可使用ground guard trace抑制串扰。 4、适当做地层的分割， 尤其模拟电路的地要特别注意，不要被其它电路的地噪声干扰。 5、注意各电路区域信号的回流电流路径(return current path)， 避免增加串扰的可能性。30.线线路板设设计与EEMC！线路板板设计如如果考虑虑EMCC，必定定提高不不少成本本。请问问如何尽尽可能的的答道EEMC要要求，又又不致带带太大的的成本压压力？谢谢谢。 专家解解答: PCCB板上上会因EEMC而而增加的的成本通通常是因因增加地地层数目目以增强强屏蔽效效应及增增加了fferrritee beead、cchokke等抑抑制高频频谐波器器件的缘缘故。除除此之外外，通常常还是需需搭配其其它机构构上的屏屏蔽结构构才能使使整个系系统通过过EMCC的要求求。以下下仅就PPCB板板的设计计技巧提提供几个个降低电电路产生生的电磁磁辐射效效应。 1、尽尽可能选选用信号号斜率(sleew rratee)较慢慢的器件件，以降降低信号号所产生生的高频频成分。 2、注注意高频频器件摆摆放的位位置，不不要太靠靠近对外外的连接接器。 3、注注意高速速信号的的阻抗匹匹配，走走线层及及其回流流电流路路径(rretuurn currrennt ppathh)， 以减少少高频的的反射与与辐射。 4、在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。 5、对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到chassis ground。 6、可适当运用ground guard/shunt traces在一些特别高速的信号旁。但要注意guard/shunt traces对走线特性阻抗的影响。 7、电源层比地层内缩20H，H为电源层与地层之间的距离。 31. 多个数数/模地地的接法法 .当当一块PPCB板板中有多多个数/模功能能块时，常常规做法法是要将将数/模模地分开开，并分分别在一一点相连连。这样样，一块块PCBB板上的的地将被被分割成成多块，而而且如何何相互连连接也大大成问题题。但有有人采用用另外一一种办法法，即在在确保数数/模分分开布局局，且数数/模信信号走线线相互不不交叉的的情况下下，整个个PCBB板地不不做分割割，数/模地都都连到这这个地平平面上，这这样做有有何道理理，请专专家指教教。 专专家解答答:将数/模地分分开的原原因是因因为数字字电路在在高低电电位切换换时会在在电源和和地产生生噪声，噪噪声的大大小跟信信号的速速度及电电流大小小有关。如如果地平平面上不不分割且且由数字字区域电电路所产产生的噪噪声较大大而模拟拟区域的的电路又又非常接接近，则则即使数数模信号号不交叉叉， 模模拟的信信号依然然会被地地噪声干干扰。也也就是说说数模地地不分割割的方式式只能在在模拟电电路区域域距产生生大噪声声的数字字电路区区域较远远时使用用。另外外，数模模信号走走线不能能交叉的的要求是是因为速速度稍快快的数字字信号其其返回电电流路径径(reeturrn ccurrrentt paath)会尽量量沿着走走线的下下方附近近的地流流回数字字信号的的源头，若若数模信信号走线线交叉，则则返回电电流所产产生的噪噪声便会会出现在在模拟电电路区域域内。 32.PPCB仿仿真技术术.首先先谢谢专专家对本本人上一一个问题题的解答答。这次次想请教教关于仿仿真的问问题。关关于RFF电路的的PCBB仿真，特特别是涉涉及到EEMC方方面的仿仿真，我我们正在在寻求合合适的工工具。目目前在用用的Aggileent的的ADSS工具不不少人觉