数学基本逻辑运算及集成逻辑门

会计学1数学基本逻辑运算及集成逻辑门数学基本逻辑运算及集成逻辑门 逻辑变量只有“真”、“假”两种可能，在逻辑数学中，把“真”、“假”称为逻辑变量的取值，简称逻辑值，也叫逻辑常量。通常用“1”表示“真”，用“0”表示“假”，或者相反。本教材中，若不作特别说明，“1”就代表“真”，“0”就代表“假”。虽然“1”和“0”叫逻辑值或逻辑常量，但是它们没有“大小”的含义，也无数量的概念。它们只是代表逻辑“真”、“假”的两个形式符号。第2页/共137页 一个结论成立与否，取决于与其相关的前提条件是否成立。结论与前提条件之间的因果关系叫逻辑函数。通常记作：F=f(A,B,C,)逻辑函数F也是一个逻辑变量，叫做因变量或输出变量。因此它们也只有“1”和“0”两种取值，相对地把A，B，C，叫做自变量或输入变量。第3页/共137页 与逻辑与逻辑(与运算、与运算、逻辑乘逻辑乘)决定某一结论的所有条件同时成立所有条件同时成立，结论才成立，这种因果关系叫与逻辑与逻辑，也叫与运算或叫逻辑乘。例如，对图2-1所示电路的功能作如下描述：“开关A闭合，并且开关B闭合，则电灯F亮”。这三个陈述语句均具有“真”、“假”两种可能，其对应关系如表2-1(a)所示。用“1”代表逻辑“真”，用“0”代表逻辑“假”，则表2-1(a)可改为表2-1(b)的形式。这种表格叫真值表真值表。所谓真值表，就是将输入变量的所有可能的取值组合对应的输出变量的值一一列出来的表格。它是描述逻辑功能的一种重要形式 第4页/共137页表表 2 1 与逻辑的真值表与逻辑的真值表(a)(b)A B FA BF假 假假 真真 假真 真假假假真0 00 11 01 10001第5页/共137页图 2 1 与门逻辑电路实例图第6页/共137页 由表2-1可知，上述三个语句之间的因果关系属于与逻辑。其逻辑表达式(也叫逻辑函数式)为：F=AB读作“F等于A乘B”。在不致于混淆的情况下，可以把符号“”省掉。由表2-1的真值表可知，逻辑乘的基本运算规则为：00=0 01=0 10=0 11=1 0A=0 1A=A AA=A第7页/共137页 实现“与运算”的电路叫与门，其逻辑符号如图2-2所示，其中图(a)是我国常用的传统符号，图(b)为国外流行符号，图(c)为国家标准符号。第8页/共137页图 2 2 与门的逻辑符号 第9页/共137页 或逻辑或逻辑(或运算、逻辑加或运算、逻辑加)决定某一结论的所有条件中，只要有一个成立，则结论就成立，这种因果关系叫或逻辑。以图2-3所示开关控制灯亮为例，定义：开关A、B闭合为“真”，断开为“假”，灯F亮为“真”，灭为“假”。其真值表如表2-2所示。由表2-2可知，其逻辑表达式为：F=A+B 读作“F等于A加B”。第10页/共137页由表2-2的真值表可知，逻辑加的运算规则为：0+0=0 0+1=1 1+0=1 1+1=1 0+A=A 1+A=1 A+A=A 实现“或运算”的电路叫或门，其逻辑符号如图2-3所示。第11页/共137页表表 2 2 或逻辑的真值表或逻辑的真值表(a)(b)A B FA BF假 假假 真真 假真 真假真真真0 00 11 01 10111第12页/共137页图 2 3 或门的逻辑符号 第13页/共137页非逻辑非逻辑(非运算，非运算，逻辑反逻辑反)若前提条件为“真”，则结论为“假”；若前提条件为“假”，则结论为“真”。即结论是对前提条件的否定，这种因果关系叫非逻辑。例如，对图2-4所示电路的功能作如下描述：“若开关A闭合，则电灯F就亮”。把以上两个陈述句分别记作A、F，则其真值表如表2-3所示。第14页/共137页图 2 4 非门逻辑电路实例图 第15页/共137页表表 2 3 非逻辑的真值表非逻辑的真值表(a)(b)A FA F假真真假0 1 10第16页/共137页 由表2-3的真值表可知，上述两个语句之间的因果关系属于非逻辑，也叫非运算或者叫逻辑反。其逻辑表达式为：读作“F等于A非”。通常称A为原变量，为反变量，二者共同称为互补变量。完成“非运算”的电路叫非门或者叫反相器，其逻辑符号如图2 5(b)、(c)、(d)所示。AFA第17页/共137页图 2 5 非门的逻辑符号(a)常用符号；(b)常用符号；(c)国外流行符号；(d)国标符号 第18页/共137页非运算的运算规则是：10 01第19页/共137页2.2 常用复合逻辑常用复合逻辑 与非与非”逻辑逻辑 “与非”逻辑是“与”逻辑和“非”逻辑的组合。先“与”再“非”。其表达式为_BAF 实现“与非”逻辑运算的电路叫“与非门”。其逻辑符号如图2-6所示。第20页/共137页图 2 6 与非门的逻辑符号(a)常用符号；(b)国外流行符号；(c)国标符号第21页/共137页 2.2.2 “或非或非”逻辑逻辑 “或非”逻辑是“或”逻辑和“非”逻辑的组合。先“或”后“非”。其表达式为：_BAF 实现“或非”逻辑运算的电路叫“或非门”。其逻辑符号如图2-7所示。第22页/共137页图 2 7 或非门的逻辑符号(a)常用符号；(b)国外流行符号；(c)国标符号 第23页/共137页 2.2.3 “与或非与或非”逻辑逻辑 “与或非”逻辑是“与”、“或”、“非”三种基本逻辑的组合。先“与”再“或”最后“非”。其表达式为：CDABF 实现“与或非”逻辑运算的电路叫“与或非门”。其逻辑符号如图2-8所示。第24页/共137页图 2 8 与或非门的逻辑符号(a)常用符号；(b)国外流行符号；(c)国标符号第25页/共137页异或异或”逻辑及逻辑及“同或同或”逻辑逻辑 1.两变量的两变量的“异或异或”及及“同或同或”逻辑逻辑若两个输入变量A、B的取值相异，则输出变量F为1；若A、B的取值相同，则F为0。其真值表如表2-4所示。这种逻辑关系叫作“异或”逻辑，其逻辑表达式为：读作“F1等于A异或B”。_1BABABAF第26页/共137页表表2-4“异或异或”及及“同或同或”逻辑真值表逻辑真值表第27页/共137页 实现“异或”运算的电路叫“异或门”。其逻辑符号如图2-9所示。图 2 9 异或门的逻辑符号(a)常用符号；(b)国外流行符号；(c)国标符号 第28页/共137页 若两个输入变量A、B的取值相同，则输出变量F2为1；若A、B取值相异，则F2为0。这种逻辑关系叫“同或”逻辑，也叫“符合”逻辑。其真值表如表2-4所示。其逻辑表达式为：BABABAF_2 实现“同或”运算的电路叫“同或门”。其逻辑符号如图2-10所示。第29页/共137页图 2 10 同或门的逻辑符号(a)常用符号；(b)国外流行符号；(c)国标符号 第30页/共137页1221FFFF或 反函数的定义：对于输入变量的所有取值组合，函数F1和F2的取值总是相反，则称F1和F2互为反函数。记作：由表2-4可知，两变量的“异或逻辑”和“同或逻辑”互为反函数。即 _ BABAABBAABBABABABABABABA第31页/共137页 2.多变量的多变量的“异或异或”及及“同或同或”逻辑逻辑 多变量的“异或”或“同或”运算，要利用两变量的“异或门”或“同或门”来实现。实现电路分别如图2-11和图2-12所示。第32页/共137页图 2 11 多变量的“异或”电路 第33页/共137页图 2 12 多变量的“同或”电路第34页/共137页由图2-11(a)得：由图2-11(b)得：由图2-12(a)得：由图2-12(b)得：DCBADCBAYYYDCYBAYCBACBACYYBAYDCBADCBAFFFDCFBAFCBACBACFFBAF )()()()()()(212111212111第35页/共137页 多变量的“异或”及“同或”逻辑功能，必须以两变量的“异或”及“同或”逻辑的定义为依据进行推证。将0,1值代入多变量的异或式中可得出如下结论。(1)奇数个“1”相异或结果为1；偶数个1相异或结果为0。利用此特性，可作为奇偶校验码校验位的产生电路,也可以用作奇校验码的接收端的检测电路。当它输出“0”时，表示输入代码有错码；当它输出“1”时，表示输入代码基本无错码。该电路也可用于偶校验码产生电路和偶校验码错码检测，只是其输出值“1”和“0”的含义与检测奇校验码时相反。第36页/共137页 (2)偶数个变量的“同或”，等于这偶数个变量的“异或”之非。如：A B=A B C D=奇数个变量的“同或”，等于这奇数个变量的“异或”。如：_BA_DCBAA B C=CBA第37页/共137页2.2.5逻辑运算的优先级别逻辑运算的优先级别逻辑运算的优先级别决定了逻辑运算的先后顺序。在求解逻辑函数时，应首先进行级别高的逻辑运算。各种逻辑运算的优先级别，由高到低的排序如下：长非号是指非号下有多个变量的非号。加同或异或乘号括长非号 第38页/共137页逻辑运算的完备性逻辑运算的完备性“与”、“或”、“非”是逻辑代数中三种最基本的逻辑运算。任何逻辑函数都可以用这三种运算的组合来构成,即任何数字系统都可以用这三种逻辑门来实现。因此，称“与”、“或”、“非”是一个完备集合，简称完备集。但是，它不是最好的完备集，因为用它实现逻辑函数，必须同时使用三种不同的逻辑门，这对数字系统的制造、维修都不方便。可以证明(参见第三章相关内容)“与非”、“或非”、“与或非”这三种复合运算中的任何一种都能实现“与”、“或”、“非”的功能，即这三种复合运算各自都是完备集。因此，利用“与非门”、“或非门”、“与或非门”中的任何一种，都可以实现任何逻辑函数，这给数字系统的制造、维修带来了很大的方便。第39页/共137页正负逻辑正负逻辑在数字系统中，逻辑值是用逻辑电平表示的。若用逻辑高电平UH表示逻辑“真”，用逻辑低电平UL表示逻辑“假”，则称为正逻辑；反之，则称为负逻辑。本教材采用正逻辑。当规定“真”记作“1”，“假”记作“0”时，正逻辑可描述为：若UH代表“1”，UL代表“0”，则为正逻辑；反之，则为负逻辑。第40页/共137页正负逻辑关系如下：某电路输入的高低电平如表2.5(a)所示，如按正逻辑定义，由表2.5(b)可看出是与非逻辑，如按负逻辑定义，如表2.5(c)所示,它又是或非逻辑。即正与非逻辑与负或非逻辑相等。第41页/共137页表表2-5 电位关系与正、电位关系与正、负逻辑负逻辑第42页/共137页同样的方法可得到正与等于负或，正异或等于负同或。UH和UL统称为逻辑电平，其值因逻辑器件内部结构不同而异(后述)。UH和UL的差值(叫逻辑摆幅)愈大，则“”和“0”的区别越明显，电路可靠性越高。第43页/共137页2.3 集集 成成 逻逻 辑辑 门门 把若干个有源器件和无源器件及其连线，按照一定的功能要求，制做在同一块半导体基片上，这样的产品叫集成电路。若它完成的功能是逻辑功能或数字功能，则称为逻辑集成电路或数字集成电路。最简单的数字集成电路是集成逻辑门。集成逻辑门，按照其组成的有源器件的不同可分为两大类：一类是双极性晶体管逻辑门；另一类是单极性绝缘栅场效应管逻辑门，简称MOS门。第44页/共137页 双极性晶体管逻辑门主要有TTL门(晶体管-晶体管逻辑门)、ECL门(射极耦合逻辑门)和I2L门(集成注入逻辑门)等。单极性MOS门主要有PMOS门(P沟道增强型MOS管构成的逻辑门)、NMOS门(N沟道增强型MOS管构成的逻辑门)和CMOS门(利用PMOS管和NMOS管构成的互补电路构成的门电路，故又叫做互补MOS门)。第45页/共137页开关闭合当UaUb时，D导通开关断开当UaUb时,D截止当Ub为高电平UIH时，T饱和当Ub为低电平UIL时，T截止开关闭合开关断开一、一、二极管开关等效电路（理想情况下）二极管开关等效电路（理想情况下）二、二、三极管开关等效电路三极管开关等效电路（理想情况下）（理想情况下）补充补充.分立元件门电路分立元件门电路第46页/共137页二极管与门二极管与门 2.工作原理工作原理Da DbUYUa Ub0 0 0 3v 3v 03v 3v3.真值表真值表（状态表）（状态表）4.输出函数式输出函数式Y=AB 5.5.逻辑符号逻辑符号&YA B0 O0 11 01 1Y0001导通导通导通导通导通导通截止截止0.7V0.7V0.7V3.7vAB1.电路组成电路组成（以二输入为例）+VCCRABYDaDb设：VCC=5V，UIH=3v,UIL=0v二极管正向压降0.7V。第47页/共137页1.1.电路组成电路组成(以二输入为例以二输入为例)2.2.工作原理工作原理Ua UbUa Ub0 00 3v3v 03v 3v3.3.真值表真值表A BA B0 00 11 01 1Y Y0111 4.4.输出函数式输出函数式Y=A+B5.5.逻辑符号逻辑符号截止截止截止截止导通导通导通导通Da DbDa DbU UY Y2.3v2.3v2.3vYAB10二极管或门二极管或门第48页/共137页A =40+5V Y电路图1逻辑符号AY1k4.3k 三极管非门三极管非门uA0V时，三极管截止，输出电压uYVCC5VuA5V时，三极管导通。此时，三极管工作在饱和状态。输出电压uYUCES0.3V。AY0110AY 第49页/共137页 2.3.1 TTL与非门与非门 典型的TTL与非门的电路图如图2-13(a)所示。图 2 13 典型的TTL与非门电路(a)电路原理图；(b)多射极晶体管的等效电路输入级输入级中间级中间级输出级输出级第50页/共137页 1.电路结构电路结构 多发射极晶体管V1和电阻R构成输入级。其功能是对输入变量A、B、C实现“与运算”，如图2-13(b)所示。晶体管V2和电阻R2、R3构成中间级。其集电极和发射极各输出一个极性相反的电平，分别用来控制晶体管V4和V5的工作状态。晶体管V3、V4、V5和电阻R4、R5构成输出级，它们的功能是非运算。在正常工作时，V4和V5总是一个截止，另一个饱和。第51页/共137页 2.功能分析功能分析 (1)输入端至少有一个为低电平(UIL=0.3V)。当输入端至少有一个接低电平UIL(0.3V)时，接低电平的发射结正向导通，则V1的基极电位的基极电位UB1=UBE1+UIL=0.7+0.3=1V。为使V1的集电结及V2和V5的发射结同时导通，UB1至少应当等于2.1V(UB1=UBC1+UBE2+UBE5)。现在UB1=1V，所以，V2和和V5必然截止必然截止。由于V2截止，故IC20，R2中的电流也很小，因而R2上的电压很小。因此有 V 522RCCCUUU第52页/共137页0.3V1.0V5.0V3.6V第53页/共137页 该电压使V3和和V4的发射结处于良好的正向导通正向导通状态，V5处于截止状态，此时输出电压等于高电平(3.6 V)。UO=UOH=UC2-UBE3-UBE4=5-0.7-0.7=3.6V此值未计入R2上的压降，所以实际的UOH小于3.6V。当UO=UOH时，称与非门处于关闭状态。第54页/共137页 (2)输入端全部接高电平(UIH=3.6V)。V1的基极电位UB1最高不会超过2.1V。因为当UB12.1V时，V1的集电结及V2和V5的发射结会同时导通，把UB1钳在UB1=UBC1+UBE2+UBE5=0.7+0.7+0.7=2.1V。所以，当各个输入端都接高电平UIH(3.6V)时，V1的所有发射结均截止。这时+UCC通过R1使V1的集电结及V2和V5的发射结同时导通，从而使V2和V5处于饱和状态。此时V2的集电极电位为：UC2=UCES2+UBE50.3+0.7=1V第55页/共137页3.6V3.6V3.6V2.1V导通导通1.0V导通截止0.3V第56页/共137页 UC2加到V3的基极，由于R4的存在，可以使V3导通。所以，V4的基极电位和射极电位分别为：UB4=UE3UC2-UBE3=1-0.7=0.3VUE4=UCES50.3V可见，V4的发射结偏压UBE4=UB4-UE4=0.3-0.3=0V，所以，V4处于截止状态。在V4截止、V5饱和的情况下，输出电压UO为：UO=UOL=UCES50.3V UO=UOL时，称与非门处于开门状态。第57页/共137页 综上所述，当输入端至少有一端接低电平(0.3 V)时，输出为高电平(3.6 V)；当输入端全部接高电平(3.6 V)时，输出为低电平(0.3 V)。由此可见，该电路的输出和输入之间满足“与非”逻辑关系 _CBAF第58页/共137页 (3)输入端全部悬空。输入端全部悬空时，V1管的发射结全部截止。+UCC通过R1使V1的集电结及V2和V5的发射结同时导通，使V2和V5处于饱和状态，则UB3=UC2=UCES+UBE5=0.3+0.7=1 V。由于R4的作用，V3导通，故UBE3=0.7 V。此时V2的发射结电压为：UBE4=UB4-UE4=UE3-UCES5=UB3-UBE3-UCES5 1-0.7-0.3=0 V所以V4处于截止状态。第59页/共137页 可见该电路在输入端全部悬空时，V4截止，V5饱和。故其输出电压UO为：UO=UCES50.3V 可见输入端全部悬空和输入端全部接高电平时，该电路的工作状态完全相同。所以，TTL电路的某输入端悬空，可以等效地看作该端接入了逻辑高电平。实际电路中，悬空易引入干扰，故对不用的输入端一般不悬空，应作相应的处理。第60页/共137页 (4)一个输入端通过电阻RE接地，其它输入端接高电平。设V1的发射极A通过RE接地，其它输入端均接高电平，如图2-14所示。在+UCC的作用下，接RE的发射结必然导通，在RE上形成电压UEA。RE越大，其压降越大，其压降UEA越大越大。实验测知，只要RE0.7 k，其端电压就相当于逻辑低电平。使与非门输出高电平，即与非门处于关门状态。只要RE2k，则其端电压UEA达到1.4 V，此时V1管的基极电位UB1=UBE1+UEA=0.7+1.4=2.1 V，从而使V5导通，V4截止，与非门输出低电平，即与非门处于开门状态。由于V1管的基极电位UB1不可能高于2.1 V，因此，不管RE的阻值有多大，其端电压最高为1.4 V。该电压值虽然与高电平(3.6)相差甚远，但其效果相当于在该端接入了高电平。第61页/共137页图 2 14 一个输入端接电阻 第62页/共137页 当与非门的某一输入端通过电阻RE接参考地(其它输入端接高电平)时，为使与非门可靠地工作在关门状态，RE所允许的最大阻值叫该与非门的关门电阻，记作ROFF。为使与非门可靠地工作在开门状态，RE所允许的最小阻值叫该与非门的开门电阻，记作RON。由上述分析可知，典型TTL与非门的ROFF=0.7 k，RON=2k。考虑到不同类型的TTL与非门，其内部结构及元件参数会有所不同，故它们的ROFF及RON也会有所差异。所以，在工程技术中，TTL与非门的ROFF和RON分别取值为0.5 k和2 k。综合上述，当TTL与非门的某一输入端通过电阻R接地时，若R0.5k，则该端相当于输入逻辑低电平；若R2 k，则该端相当于输入逻辑高电平。第63页/共137页TTL与非门主要参数（1）与非门至少一个输入端接低电平时的输出电压。产品规范值UOH=2.43.6V，标准高电平UOH3V。与非门的输入全为高电平时的输出电压。产品规范值UOL=00.5V，标准低电平UOL0.3V。（2）：保证与非门输出标准低电平时，允许输入的高电平的最小值。它表示使与非门进入开门状态的最小输入电平。一般TTL门电路的UON1.41.8V。保证与非门输出标准高电平的90%(2.7V)时，允许输入的低电平的最大值。即UOFF是为使与非门进入关门状态所需要输入的最高电平。一般TTL门电路的UOFF0.81V。TTL与非门主要参数与非门主要参数第64页/共137页TTL门电路的输出高低电平不是一个值，而是一个范围。门电路的输出高低电平不是一个值，而是一个范围。（3）同样，它的输入高低电平也有一个范围，即它的输入信号允许一定的容差，称为同样，它的输入高低电平也有一个范围，即它的输入信号允许一定的容差，称为噪声容限噪声容限。在保证与非门输出低电平的前提条件下，允许叠加在输入高电平上的最大负向干扰电压，称之为高电平噪声容限高电平噪声容限。UNH=UIH-UON=3-1.8=1.2V 在保证与非门输出高电平的前提条件下，允许叠加在输入低电平上的最大正向干扰电压，称之为低电平噪声容限低电平噪声容限。UNL=UOFF-UIL=0.8-0.3=0.5V第65页/共137页（4）导通延迟时间导通延迟时间tPHL从输入波形上升沿的中点到输出波形下降沿的从输入波形上升沿的中点到输出波形下降沿的中点所经历的时间。中点所经历的时间。一般一般TTL与非门传输延迟时间与非门传输延迟时间tpd的值为几纳秒十几个纳秒。的值为几纳秒十几个纳秒。截止延迟时间截止延迟时间tPLH从输入波形下降沿的中点到输出波形上升沿的从输入波形下降沿的中点到输出波形上升沿的中点所经历的时间。中点所经历的时间。2PHLPLHpdttt与非门的传输延迟时间与非门的传输延迟时间tpd：tPHLtPLHVoVi第66页/共137页（5）输出端不接负载时，门电路消耗的功率。静态功耗是门电路的输出状态不变时，门电路消耗的功率。其中：截止功耗POFF是门输出高电平时消耗的功率；导通功耗PON是门输出低电平时消耗的功率。PON POFF（6）平均延迟时间tpd和空载导通功耗PON的乘积。M=PON tpd第67页/共137页（7）与非门的一个输入端直接接地或接低电平（其它输入端悬空）时，由该输入端流向参考地的电流。约为1.5mA。与非门的一个输入端接高电平（其它输入端悬空）时，流入该输入端的电流。一般为几十微安。0.3V+V13b1B1TR1iCC4K1VILI3.6V+V13b1IB1IHTR1iCC4KA2.1V1.4V第68页/共137页（8）在保证与非门输出标准低电平的前提下，允许流进流进输出端的最大电流，约几十毫安。：在保证与非门输出标准高电平并且不出现过功耗的前提下，允许流出流出输出端的最大电流，约几毫安。+V+V13123123D13b1C3Rc4输出低电平=RCCR饱和ITIL截止I4K截止IT4ILCCOLIb14K3+V+V1231313D123c4RCC输出高电平I导通b14K4KII=RE4导通IHIT4T截止Rb1OHIH3CC第69页/共137页（9）指门电路的输入端数。NI5，不超过8（10）在保证门电路输出正确的逻辑电平和不出现过功耗的前提下，其输出端允许连接的同类门的输入端数。它表示门电路的带负载能力。一般NO8，功率驱动门的NO可达25。（11）为保证门电路输出正确的逻辑电平，在其输出端允许接入的最小电阻（或最小等效电阻）。一般 RLmin=200OHmaxOHminIU第70页/共137页 在门的输出端接上负载电阻RL后，只要RL的阻值不趋近于零，对于输出低电平几乎无影响。但RL阻值太小，会使门电路无法输出正确的高电平。因为与非门处于关门状态时，应当输出高电平，此时流经RL的电流IRL的实际方向是由门的输出端经RL流向参考地，如图2-16所示。图 2-16 接入RL输出UOH的情况 第71页/共137页 图 2-16 接入RL输出UOH的情况 第72页/共137页属于门电路的拉电流的最大允许值为IOHmax。与非门的输出电平UO=RL。若RL阻值太小，就会使得IRL达到允许的最大值IOHmax时，输出电平仍低于UOHmin，从而造成逻辑错误。为了输出正确的逻辑高电平，RL的阻值必须使如下的不等式成立：LRIminmaxOHLOHURI第73页/共137页OHmaxOHminLminOHmaxOHminIURIURL即亦即 对于TTL标准系列，按上式求得的RLmin的阻值范围为150200，为留有余地，一般取RLmin=200。对于TTL改进系列(如高速系列及低功耗系列等)，按上式求得的RLmin相差很大，很难确定一个参考值。在实际工作中，应根据给定的参数按上式进行计算。第74页/共137页(12)输入高电平UIH和输入低电平UIL。一般取UIH2 V，UIL0.8V。第75页/共137页OC门及三态门门及三态门（1）门1输出高电平，V4管饱和导通；门2输出低电平，V5管饱和导通；（2）门1和门2的输出端直接并结后，则由Ucc经R5和V4、V5到参考地，会产生很大的电流。（3）后果：两个门电路因功耗过大而损坏，或输出电平Uo约为1.5V，既不属于逻辑高电平，也不属于逻辑低电平。第76页/共137页问题的提出：为解决一般TTL与非门不能线与而设计的。A、B不全为1时，uB1=1V，V2、V5截止，F=1。接入外接电阻RC后：A、B全为1时，uB1=2.1V，V2、V5饱和导通，F=0。BAFOC门ALB&第77页/共137页线与输出线与输出函数函数式式F=ABCD 若电路如图：则：则：(与非与）（与或非）=AB+CDOC门并联的逻辑功能表图 2 19 多个OC门并联(a)线与逻辑电路；(b)等效逻辑图第78页/共137页OC门进行线与时，Rc的选择：（1）n个OC门输出都为高电平：此时，流过Rc的电流为：Icc=nIceo+mIIH故此时故此时OC电路输出高电平为：电路输出高电平为：为使UOHUOHmin，则必须使：故故Rc的最大允许值为：的最大允许值为：第79页/共137页（2）n个OC门有一个输出为低电平，其余都为高电平，则OC门总输出为低电平：此时，流过Rc的电流为：Icc=IOL mIIS故此时故此时OC电路输出电平为：电路输出电平为：为使UOLUOLmax，则必须使：故故Rc的最小允许值为：的最小允许值为：第80页/共137页（1 1）实现线与。）实现线与。逻辑关系为逻辑关系为:（2 2）实现电平转换。）实现电平转换。如图示，可使输出高电平变为如图示，可使输出高电平变为1010V。（3 3）用做驱动器。）用做驱动器。如图是用来驱动发光二极管的电路。如图是用来驱动发光二极管的电路。+VCCP1R&2LLBL&ACDCDABLLL21+10VV&O+5V&270OC门的应用门的应用第81页/共137页图 2 21 OC门实现总线传输(4)实现多路信号在总线(母线)上的分时传输，如图2-21所示。第82页/共137页 2.三态门三态门(TS门或门或TSL门门)一种三态与非门的电路及逻辑符号如图2-23所示。第83页/共137页图 2 23 三态TTL与非门电路及符号(a)电路；(b)常用符号；(c)国外流行符号；(d)国标符号第84页/共137页 1)功能分析 在图2-23(a)中，G端为控制端，也叫选通端或使能端。A端与B端为信号输入端，F端为输出端。当G=0(即G端输入低电平)时，晶体管V6截止，其集电极电位UC6为高电平，使晶体管V1中与V6集电极相连的那个发射结也截止。由于和二极管VD的N区相连的PN结全截止，故VD截止，相当于开路，不起任何作用。这时三态门和普通与非门一样，完成“与非”功能，即F=AB。这是三态门的工作状态，也叫选通状态。第85页/共137页 当G=1(即G端输入高电平)时，V6饱和导通，UC6为低电平，则VD导通，使UC2被钳制在1V左右，致使V4截止。同时UC6使V1管射极之一为低电平，所以V2、V5也截止。由于同输出端相接的两个晶体管V4和V5同时截止，因而输出端相当于悬空或开路。这时三态门相对负载而言呈现高阻抗，故称这种状态为高阻态或悬浮状态，也叫禁止状态。在禁止状态下，三态门与负载之间无信号联系，对负载不产生任何逻辑功能，所以禁止状态不是逻辑状态，三态门也不是三值逻辑门，叫它“三态门”只是为区别于其它门的一种“方便称呼”。第86页/共137页G A BF1 0 0 00 0 10 1 00 1 1高阻1110该三态门的真值表如表2-7所示。表表 2-7 三态门的真值表三态门的真值表 第87页/共137页 2)三态门的分类 (1)按逻辑功能分为四类，即三态与非门、三态缓冲门、三态非门(三态倒相门)、三态与门。(2)按控制模式分为两类，即低电平有效的三态门和高电平有效的三态门。低电平有效的三态门是指当G=0时，三态门工作；当G=1时，三态门禁止。这类三态门也叫做低电平选通的三态门。高电平有效的三态门是指当G=1时，三态门工作；当G=0时，三态门禁止。这类三态门也叫做高电平选通的三态门。3)按其内部的有源器件分为两类，即三态TTL门和三态MOS门。第88页/共137页图 2 24 各种三态门的逻辑符号 第89页/共137页逻辑符号逻辑符号名名 称称输出表达式输出表达式Y=Y=高阻（EN=0 时）A （EN=1 时）Y=Y=A （EN=0 时）高阻 （EN=1 时）Y=Y=高阻 （EN=0 时）AB （EN=1 时）Y=Y=高阻 （EN=1 时）AB （EN=0 时）三态非门（1 控制有效）1 1 GENAY1 1 GENAY&GENAYBA&GENYB三态非门（0 控制有效）三态与非门（1 控制有效）三态与非门（0 控制有效）常用三态门的图形符号和输出逻辑表达式常用三态门的图形符号和输出逻辑表达式第90页/共137页三态门的应用：G1总线ABE1ENY1EN1AE1ENB1EN1 1ENE1 A1 1ENE2 A2 1ENEn An(a)多路开关(b)双向传输(c)单向总线G1G2G1G2G2Gn作多路开关：E=0时，门G1使能，G2禁止，Y=A；E=1时，门G2使能，G1禁止，Y=B。信号双向传输：E=0时信号向右传送，B=A；E=1时信号向左传送，A=B。构成数据总线：让各门的控制端轮流处于低电平，即任何时刻只让一个TSL门处于工作状态，而其余TSL门均处于高阻状态，这样总线就会轮流接受各TSL门的输出。第91页/共137页 3.三态门和三态门和OC门的性能比较门的性能比较 (1)三态门的开关速度比OC门快。因为输出高电平时，三态门的V4管是按射极输出器的方式工作，其输出电阻小，输出端的分布电容充电速度快，uO很快由UOL变到UOH；而OC门在输出高电平时，其输出电阻约等于外接的上拉电阻RC，其值比射极输出器的输出电阻大得多，故对输出分布电容的充电速度慢，uO的上升时间长。在输出低电平时，两者的输出电阻基本相等，故两者uO的下降时间基本相同。第92页/共137页 (2)允许接到总线上的三态门的个数，原则上不受限制，但允许接到总线上的OC门的个数受到上拉电阻RC的取值条件的限制。(3)OC门可以实现“线与”逻辑，而三态门则不能。若把多个三态门输出端并联在一起，并使其同时选通，当它们的输出状态不同时，不但不能输出正确的逻辑电平，而且还会烧坏导通状态的输出管。TTL产品中除与非门外，还有或非门、与或非门、与门、或门、异或门等。第93页/共137页 集成逻辑门集成逻辑门 MOS逻辑门是用绝缘栅场效应管制作的逻辑门。在半导体芯片上制作一个MOS管要比制作一个电阻容易，而且所占的芯片面积也小。所以，在MOS集成电路中，几乎所有的电阻都用MOS管代替，这种MOS管叫负载管。在MOS逻辑电路中，除负载管有可能是耗尽型外，其它MOS管均为增强型。MOS逻辑电路有PMOS、NMOS和CMOS三种类型。PMOS逻辑电路是用P沟道MOS管制作的。由于工作速度低，而且采用负电源，不便和TTL电路连接，故其应用受到限制。第94页/共137页 NMOS逻辑电路是用N沟道MOS管制作的。其工作速度比PMOS电路高，集成度高，而且采用正电源，便于和TTL电路连接。其制造工艺适宜制作大规模数字集成电路，如存储器和微处理器等。但不适宜制作通用型逻辑集成电路。(这种电路要求在一个芯片上制作若干不同类型的逻辑门和触发器。)主要是因为NMOS电路对电容性负载的驱动能力较弱。第95页/共137页 CMOS逻辑电路是用P沟道和N沟道两种MOS管构成的互补电路制作的。和PMOS、NMOS电路相比，CMOS电路的工作速度高，功耗小，并且可用正电源，便于和TTL电路连接。所以它既适宜制作大规模数字集成电路，如寄存器、存储器、微处理器及计算机中的常用接口等，又适宜制作大规模通用型逻辑电路，如可编程逻辑器件等。MOS门的各项指标的定义和TTL门的相同，只是数值有所差异。第96页/共137页 对于NMOS和CMOS门，若电源电压为UDD时，UOHUDD，UOL0;UIHUDD，UIL0。由于UDD的取值在320V之间，故输入电平摆幅和输出电平摆幅都很大，所以抗干扰能力强。若把CMOS改用双电源(UDD或+UDD和-USS)供电，则高低电平的摆幅更大，噪声容限更大。由于各种MOS门的工作原理类似，所以下面只讨论应用日益广泛的CMOS逻辑门。第97页/共137页 1.CMOS反相门反相门(CMOS非门非门)CMOS反相器的电路图如图2-26所示。图 2 26 CMOS门反相器电路 第98页/共137页 V1是N沟道MOS管(简称NMOS管)，用作驱动管。其开启电压UTN为正值，约为15V。只有当UGSUTN时，V1才导通；当UGSUTN时，V1截止。V2是P沟道MOS管(简称PMOS管)，用作负载管。其开启电压UTP是负值，约为-2-5V。当UGSUTP时，V2截止。电源电压UDD可在320V之间选择。但是为保证电路正常工作，必须使UDDUTN+|UTP|。当UI=UIL=0V时，UGS1=0UTN，因此V1截止。而此时UGS2=-UDDUTN，故V1导通。而此时UGS2=0UTP，因此V2截止。所以，UO=UOL0，即输出低电平。可见该电路实现了“非逻辑”功能。该电路在静态(UO=UOH或UO=UOL)条件下，不论输出高电平还是输出低电平，V1和V2中总有一个截止，并且截止时阻抗极高，因此流过V1和V2的静态电流很小，故该电路的静态功耗非常低。这是CMOS电路共有的优点。第100页/共137页 2.CMOS与非门与非门 图2-27所示为CMOS与非门电路。图中，V1和V2是两个串联的NMOS管，用作驱动管；V3和V4是两个并联的PMOS管，用作负载管。V1和V3为一对互补管，它们的栅极作为输入端A；V2和V4作为另一对互补管，它们的栅极相连作为输入端B。V2和V4的漏极相连作为输出端F。V2的衬底没有和自己的源极相接，而是与V1的源极、衬底相接后，共同接地。第101页/共137页这是为了更容易产生导电沟道。因为沟道的产生及其宽度，实质上是受栅极G和衬底B之间的电压UGB的控制(多数情况下，源极S和衬底B短接，UGS=UGB，此时可以认为沟道的产生受UGS的控制)。本电路中，只要B端输入电压UIBUTN，则V2就产生沟道。若把V2的衬底和自己的源极相连，只有当B端输入电压UIBUTN+UDS1时，V2才产生沟道。第102页/共137页图2-27 CMOS与非门电路第103页/共137页 当两个输入端A、B均输入高电平(UIH=UDD)时，V1和V2的“栅-衬”间的电压均为UDD，其值大于UTN，故V1和V2均产生沟道而导通。而V3和V4的“栅-衬”间的电压均为0 V，其值大于UTP，故V3和V4均不产生沟道而截止。由于截止管的“漏极和源极之间的等效电阻rDS”近似为，因而F端的输出电压UO=UOL0 V。当两个输入端A和B中至少有一个输入低电平(UIL=0)时，V1和V2中至少有一个不能产生导电沟道，处于截止状态。V3和V4中至少有一个产生沟道，处于导通状态。所以，此种情况下，F端的输出电压UO=UOHUDD。综合上述，F和A、B之间是“与非逻辑”关系。即F=AB第104页/共137页 3.CMOS或非门或非门 CMOS或非门的电路如图2-28所示。图中，V1和V2是两个并联的N沟道MOS管，用作驱动管；V3和V4是两个串联的P沟道MOS管，用作负载管。V2和V3为一对互补管，它们的栅极相连作为输入端A；V1和V4为另一对互补管，它们的栅极相连作为输入端B。F是CMOS或非门电路的输出端。当两个输入端A、B均输入低电平(UIL=0V)时，V1和V2均不开启，处于截止状态；V3和V4均被开启导通。故F端必定输出高电平UOHUDD。第105页/共137页图 2-28CMOS或非门电路 第106页/共137页 当两个输入端A、B中至少有一个为高电平(UIHUDD)时，V1和V2中至少有一个开启导通；V3和V4中至少有一个不产生沟道而截止。故F端必输出低电平UOL0。可见，该电路的F和A、B之间是“或非”逻辑关系，即F=A+B 第107页/共137页 比较与非门电路和或非门电路可知。与非门的驱动管是由多个NMOS管串联构成，即有几个输入端，就有几个管子串联。其输出低电平是各驱动管D、S极间导通电压的和。故其UOL的值较高，为保证UOL不超过UOLmin，其输入端一般不超过三个。或非门的驱动管是由多个NMOS管并联构成的，有几个输入端，就有几个管子并联。其输出低电平是一个驱动管的D、S极间导通电压，增加输入端数，不会提高UOL的值。故其输入端数不受UOL取值的限制。因此，在CMOS(或NMOS)数字集成电路中是以或非逻辑为基础的。利用与非门、或非门、非门，可以构成与门、或门、与或非门、异或门、异或非门(同或门)等。第108页/共137页 4.CMOS传输门传输门 CMOS传输门的电路和符号如图2-29所示。它由一个NMOS管V1和一个PMOS管V2并联而成。V1和V2的源极和漏极分别相接作为传输门的输入端和输出端。两管的栅极是一对互补控制端，C端叫高电平控制端，C端叫低电平控制端。两管的衬底均不和源极相接，NMOS管的衬底接地，PMOS管的衬底接正电源UDD，以便于控制沟道的产生。第109页/共137页图 2 29 CMOS传输门(a)电路；(b)符号 第110页/共137页 把NMOS管V1的栅极和衬底之间的电压记为UGB1，开启电压记为UTN，则当UGB1UTN时，V1产生沟道；当UGB1UTN时，V1的沟道消失。把PMOS管V2的“栅-衬”间的电压记为UGB2，开启电压记为UTP，则当UGB2UTP时，V2的沟道消失。当C=UDD,C=0V时，V1的UGB1=UDDUTN,故V1导通；V2的UGB2=-UDD UTP,故V2也导通。所以此时在V1和V2的“漏-源”之间同时产生导电沟道，使输入端与输出端之间形成导电通路，相当于开关接通。第111页/共137页 当C=0，C=UDD时，V1的UGB1=0 UTP，故V2也不能产生导电沟道。所以，在这种情况下，输入端与输出端之间呈现高阻抗状态，相当于开关断开。由于MOS管的结构对称，其漏极和源极可以互换，因而TG的输入端和输出端可以互换使用，即TG是双向器件。第112页/共137页 把一个传输门TG和一个非门按图2-30(a)连接起来，即可构成模拟开关，其符号如图2-30(b)所示。当C=1时，开关接通；当C=0时，开关断开。该模拟开关也是双向器件。图 2 30 CMOS模拟开关(a)电路；(b)符号 第113页/共137页 5.CMOS三态非门三态非门 图2-31所示为CMOS三态非门电路。两个NMOS管V1和V2串联，另外两个PMOS管V3和V4也串联。两组串联MOS管构成等效互补电路，V2和V3一对互补管构成CMOS反相器(非门)，其栅极相接作为三态非门的信号输入端，V1和V4一对互补管构成控制电路，两者的栅极反相连接后作为控制端(也叫选通端)。第114页/共137页图 2 31 CMOS三态非门电路 第115页/共137页 当G=1时，V1和V4均不产生导电沟道，不论A为何值，F端均处于高阻态，相当于F端悬空，称为禁止状态。当G=0时，V1和V4均产生导电沟道，处于导通状态。此时若把V1和V4近似用短路线代替，则该电路就与图2-26所示的反相器一样，完成非运算F=A。可见该电路是一个低电平选通的三态非门。CMOS三态门的逻辑符号与TTL三态门相同。第116页/共137页6.CMOS逻辑电路的特点逻辑电路的特点(与与TTL门比较门比较)(1)工作速度比TTL稍低。(2)输入阻抗高，可达108。(3)扇出系数NO大。(4)静态功耗小。(5)集成度高。(6)电源电压允许范围大，约为320 V。(7)输出高低电平摆幅大。第117页/共137页 (8)抗干扰能力强。(9)温度稳定性好。(10)抗辐射能力强。(11)电路结构简单(CMOS与非门只有四个管子构成，而TTL与非门共有五个管子和五个电阻)，工艺容易(做一个MOS管要比做一个电阻更容易，而且占芯片面积小)，故成本低。(12)输入高、低电平UIH和UIL均受电源电压UDD的限制。(13)拉电流IOLUCC时，上述方法不再适用。否则，会使V5截止(TTL输出UOH)时，所承受反压(约为UDD)超过其耐压极限而损坏。解决的方法之一是在TTL门和CMOS门之间插入一级OC门，图2-32(b)所示(OC门的输出管均采用高反压管，其耐压可高达30 V以上)。另一种方法是采用专用于TTL门和CMOS门之间的电平移动器，如CC40109。它实际上是一个带电平偏移电路的CMOS门电路。它有两个供电端钮UCC和UDD。若把UCC端接TTL的电源，把UDD端接CMOS的电源，则它能接收TTL的输出电平，而向后级CMOS门输出合适的UIH和UIL。应用电路如图2-32(c)所示。第126页/共137页图 2 32 TTLCMOS的接口 第127页/共137页 (2)MOS门与TTL门的电平匹配CMOS门的UOHUDD，UOL0 V，满足TTL门对UIH和UIL的逻辑要求。但是当UDD太高时，有可能使TTL损坏。另外，虽然CMOS门的拉电流IOH近似等于灌电流IOL，但是因为TTL门的IISIIH，所以，当用CMOS门驱动TTL门时，将无法保证CMOS门输出符合规定的低电平。(因为CMOS门输出UOL时，TTL门的IIS将灌入CMOS门输出端，使UOL升高。)因此接口电路既要把输出高电平降低到TTL门所允许的范围内，又要对TTL门有足够大的驱动电流。具体实现方法如下：第128页/共137页 方法一：方法一：采用专用的CMOSTTL电平转换器，如CC4049(六反相器)或CC4050(六缓冲器)。由于它们的输入保护电路特殊，因而允许输入电压高于电源电压UDD。例如，当UDD=5V时，其输入端所允许输入的最高电压为15 V，而其输出电平在TTL的UIH和UIL的允许范围内。应用电路如图2-33(a)所示。第129页/共137页图 2 33 CMOSTTL的接口 第130页/共137页 方法二方法二：采用CMOS漏极开路门(OD门)，如CC40107。当UDD=5 V时，其IOL16mA，应用电路如图2-33(b)所示。方法三：方法三：用分立三极管开关。应用电路如图2-33(c)所示。方法四：方法四：将同一封装内的门电路并联应用，以加大驱动能力。第131页/共137页 3)TTL、CMOS与大电流负载的接口大电流负载通常对输入电平的要求很宽松，但要求有足够大的驱动电流。最常见的大电流负载有继电器、脉冲变压器、显示器、指示灯、可关断可控硅等。普通门电路很难驱动这类负载，常用的方法有如下几种：方法一：方法一：在普通门电路和大电流负载间，接入和普通门电路类型相同的功率门(也叫驱动门)。有些功率门的驱动电流可达几百毫安。方法二方法二：利用OC门或OD门(CMOS漏极开路门)做接口。把OC门或OD门的输入端与普通门的输出端相连，把大电流负载接在上拉电阻的位置上。第132页/共137页 方法三：方法三：用分立的三极管或MOS管做接口电路来实现电流扩展，为充分发挥前级门的潜力，应将拉电流负载变成灌电流负载，因为大多数逻辑门的灌电流能力比拉电流能力强，例如TTL门74系列的IOH=0.4 mA，IOL=16 mA。图2-34是一个用普通TTL门接入三极管来驱动大电流负载的电路。第133页/共137页图 2 34 用三极管实现电流扩展 第134页/共137页 设负载的工作电流IC=200mA，三极管的=20，则三极管的基极电流iB=10mA。若不接R1、VD1、VD2，而把三极管的基极直接接TTL门的输出端，则iB对TTL门构成拉电流，其值已远远超过TTL门拉电流的允许值，使其UOH大大降低，以致无法工作在开关状态，甚至会因超过允许功耗而损坏。接入R1、VD、VD后，当TTL门输出UOH时，VD1截止，iB由+5VR1VD2的支路提供，对TTL门不产生影响。当TTL门输出UOL时，由+5VR1VD1的支路向TTL门灌入电流，只要R1取值合适，就可以使灌电流保持在TTL门所允许的范围内。该电路的工作过程如下：当两个输入端之一为低电平时，TTL门输出UOH，VD1截止，直流电源+5 V，经R1和VD2使三极管导通，负载进入工作状态。当两个输入端全是高电平时，TTL门输出UOL，使VD2和三极管均截止，负载停止工作。第135页/共137页 若门电路是CMOS门，则应把双极性三极管换成MOS管。由于CMOS门的拉电流和灌电流基本相等，故R1、VD1、VD2应当去掉，但必须在门的输出端和MOS管的栅极间串接一个电阻，并且保留R。第136页/共137页感谢您的观看！感谢您的观看！第137页/共137页