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数字电子技术基础 全套课件 第1章 数制与编码 1 1模拟信号与数字信号 1 1 1模拟信号与数字信号的概念 1 1 2数字电路与模拟电路的区别 表1 1数字电路与模拟电路的主要区别 1 1 3数字电路的特点 1 稳定性好 抗干扰能力强 2 容易设计 并便于构成大规模集成电路 3 信息的处理能力强 4 精度高 5 精度容易保持 6 便于存储 7 数字电路设计的可编程性 8 功耗小 1 2数字系统中的数制 1 2 1十进制数表述方法 1 1 1 2 2二进制数表述方法 1 2 如将 11010 101 2写成权展开式为 1 2 2二进制数表述方法 二进制的加法规则是 0 0 0 1 0 10 1 1 1 1 10 二进制的减法规则是 0 0 0 0 1 1 有借位 1 0 1 1 1 0 二进制的乘法规则是 0 0 0 1 0 00 1 0 1 1 1 二进制数除法 11110 101 110同样可以用算式完成 1 2 3十六进制数表述方法 1 3 7F9 16 7 162 F 161 9 160 1 2 4八进制数表述方法 八进制数的基数是8 它有0 1 2 3 4 5 6 7共八个有效数码 1 4 1 3不同数制间的转换 1 3 1十六进制 二进制数与十进制数间的转换 从小数点开始向左按四位分节 最高位和低位不足四位时 添0补足四位分节 然后用一个等值的十六进制数代换 将每个十六进制数用4位二进制来书写 其最左侧或最右侧的可以省去 通常采用基数乘除法 将对应的二 十六进制数按各位权展开 并把各位值相加 1 3 1十六进制 二进制数与十进制数间的转换 例1 1 将二进制数 110101 101 2转换为十进制数 解 110101 101 2 1 25 l 24 0 23 1 22 0 21 l 20 1 2 1 0 2 2 1 2 3 32 16 0 4 0 1 0 5 0 0 125 53 625 D 例1 2 将十六进制数 4E5 8 H转换为十进制数 解 4E5 8 H 4 16 2 E 16 1 5 16 0 8 16 1 4 256 14 16 5 1 8 1 16 1253 5 D 1 3 2十进制数转换为二进制 十六进制数 例1 3 将 59 625 D转换为二进制数 解 整数部分2 59余数2 29 1低位2 14 12 7 0 反序 2 3 12 1 00 1高位 即 59 625 D 101011 101 B 1 3 2十进制数转换为二进制 十六进制数 例1 4 将十进制数 427 34357 D转换成十六进制数 解 整数部分16 427余数16 26 11低位16 1 10 反序 0 1高位 小数部分0 34357整数 165 50000 5高位0 50000 顺序 168 00000 8低位 即 427 34357 D 1AB 58 16 1 3 3二进制数与十六进制数之间的相互转换 例1 5 将二进制数 10110101011 100101 B转换成十六进制数 解 因为10110101011 100101 010110101011 10010100 5AB94 所以 10110101011 100101 B 5AB 94 H 1 3 3二进制数与十六进制数之间的相互转换 例1 6 将十六进制数 75E C6 H转换成二进制数 解 将每位十六进制数写成对应的四位二进制数 75E C6 H 011101011110 11000110 B 11101011110 1100011 B 1 3 3二进制数与十六进制数之间的相互转换 例1 7 将八进制数 5163 O转换成二进制数 解 将每位八进制数码分别用三位二进制数表示 转换过程如下 5163 O 101001110011 2 101001110011 2 八进制转二进制规则是 将每位八进制数码分别用三位二进制数表示 并在这个0和1构成的序列去掉无用的前导0即得 1 4数字系统中数的表示方法与格式 1 4 1十进制编码 1 8421BCD码 在这种编码方式中 每一位二进制代码都代表一个固定的数值 把每一位中的1所代表的十进制数加起来 得到的结果就是它所代表的十进制数码 由于代码中从左到右每一位中的1分别表示8 4 2 1 权值 即从左到右 它的各位权值分别是8 4 2 1 所以把这种代码叫做8421码 8421BCD码是只取四位自然二进制代码的前10种组合 1 4 1十进制编码 2 2421码 从左到右 它的各位权值分别是2 4 2 1 与每个代码等值的十进制数就是它表示的十进制数 在2421码中 0与9的代码 1与8的代码 2与7的代码 3与6的代码 4与5的代码均互为反码 3 余3码 余3码是一种特殊的BCD码 它是由8421BCD码加3后形成的 所以叫做余3码 表1 2三种常用的十进制编码 1 4 1十进制编码 4 格雷码 二进制码到格雷码的转换 1 格雷码的最高位 最左边 与二进制码的最高位相同 2 从左到右 逐一将二进制码的两个相邻位相加 作为格雷码的下一位 舍去进位 3 格雷码和二进制码的位数始终相同 格雷码到二进制码的转换 1 二进制码的最高位 最左边 与格雷码的最高位相同 2 将产生的每个二进制码位加上下一相邻位置的格雷码位 作为二进制码的下一位 舍去进位 1 4 1十进制编码 1 4 1十进制编码 例1 8 把二进制数1001转换成格雷码 解 二进制数到格雷码的转换 1 4 1十进制编码 例1 9 把格雷码0111转换成二进制数 解 格雷码到二进制数的转换 1 4 2十进制数的BCD码表示方法 例1 10 求出十进制数972 6510的8421BCD码 解 将十进制数的每一位转换为其相应的4位BCD码 那么十进制数972 65就等于 8421BCD码 100101110010 011001018421BCD 即972 6510 100101110010 011001018421BCD 十进制972 65 1 4 2十进制数的BCD码表示方法 例1 11 用余3码对十进制数N 567810进行编码 解 首先对十进制数进行8421BCD编码 然后再将各的位编码加3即可得到余3码 十进制972 65 5678 0101011001111000 1000100110101011所以有 N 567810 1000100110101011余3 1 4 3字母数字码 例1 12 一组信息的ASCII码如下 请问这些信息是什么 1001000100010110011001010000解 把每组7位码转换为等值的十六进制数 则有 48454C50以此十六进制数为依据 查表1 4可确定其所表示的符号为 HELP 1 4数字系统中数的表示方法与格式 1 4 3字母数字码 十进制972 65 位765 位4321 1 4 4码制 十进制972 65 1 原码表示法 十进制的 37和 37的原码可分别写成 十进制数 37 37二进制原码01001011100101 符号位符号位小数 53 625和 53 625的原码可分别写成 十进制数 53 625 53 625二进制原码0110101 10111101010 101 符号位符号位因此 整数原码的定义为 1 4 4码制 2 反码表示法 例1 13 用四位二进制数表示十进制数 5和 5的反码 解 可以先求十进制数所对应二进制数的原码 再将原码转换成反码 十进制数 5 5二进制原码01011101二进制反码01011010 符号位符号位即 5 反 0101 5 反 1010 1 4 4码制 十进制972 65 3 补码表示法 1 整数补码的定义 例1 14 用四位二进制数表示 5和 5的补码 解 解题的过程三步 先求十进制数所对应二进制数的原码 再将原码转换成反码 然后将反码变为补码 十进制数 5 5二进制原码01011101二进制反码01011010二进制补码01011010 1 1011 符号位符号位即 5 补 0101 5 补 1011 1 整数补码的定义 十进制972 65 1 整数补码的定义 3 补码表示法 1 整数补码的定义 例1 15 求二进制数x 1011 y 1011在八位存贮器中的原码 反码和补码的表示形式 解 无论是原码 反码和补码形式 八位存贮器的最高位为符号位 其它位则是数值部分的编码表示 在数值部分中 对于正数 原码 反码和补码各位相同 而对于负数 反码是原码的按位求反 补码则是原码的按位求反加1 所以 二进制数x和y的原码 反码和补码分别表示如下 x 原码 00001011 x 反码 00001011 x 补码 00001011 y 原码 10001011 y 反码 11110100 y 补码 11110101 1 整数补码的定义 例1 16 求X 1001010的补码 解 x 补 28 1001010 100000000 1001010 10110110 1 整数补码的定义 2 定点小数 二进制小数 补码的定义 二进制小数的补码定义为 例1 17 求X1 0 1011011和X2 0 1011011的补码 解 X1 补 0 1011011 X2 补 2 0 1011011 10 0 1011011 1 0100101 1 4 5用补码进行二进制数计算 1 4 5用补码进行二进制数计算 例1 18 设X 1011101 Y 0011010 求Z X Y 解 1 原码运算 X 原 01011101 Y 原 00011010因为 X Y 所以X作被减数 Y作减数 差値为正 即 Z 原 01000011 其真値为Z 1000011 1 4 5用补码进行二进制数计算 例1 18 设X 1011101 Y 0011010 求Z X Y 解 2 反码运算 X 反 01011101 Y 反 11100101 即 Z 原 01000011 其真値为Z 1000011 1 4 5用补码进行二进制数计算 例1 18 设X 1011101 Y 0011010 求Z X Y 解 3 补码运算 X 补 01011101 Y 补 11100110 即 Z 补 01000011 其真値为Z 1000011 舍弃 本章小结 0和1 0 2N 1 0 7 0 9 A F 编码 代码 BCD码 余3码 格雷码 ASCII码 BCD码 原码 反码 补码 第2章 逻辑门功能及其电路特性 2 1基本逻辑门 2 1 1逻辑代数的三种基本运算模型 图2 1与 或 非逻辑说明示例 2 1基本逻辑门 2 1 2基本逻辑代数与逻辑符号 运算符号 非运算符号 2 1 2基本逻辑代数与逻辑符号 a 矩形轮廓图形符号 b 特定外型的图形符号 图2 2与 或 非的图形符号 2 1 2基本逻辑代数与逻辑符号 图2 33输入和8输入与门图2 43输入或门和8输入或门 2 1 2基本逻辑代数与逻辑符号 图2 52输入与门及其输入和输出波形 a 输入波形 b 2输入与门 c 输出波形 2 1 2基本逻辑代数与逻辑符号 图2 62输入或门及其输入和输出波形 a 输入波形 b 2输入与门 c 输出波形 2 1 2基本逻辑代数与逻辑符号 图2 7非门及其输入和输出波形 a 输入波形 b 非门 c 输出波形 2 2其他逻辑门及表述 2 2 1与非门 a 与门和非门组合 b 与非门 图2 8二输入与非门的图形符号 其输出与输入之间的逻辑关系表达式为 2 2 1与非门 a 输入波形 b 与非门 c 输出波形 图2 92输入与非门的输入 输出波形 2 2 2或非门 图2 10或非门的逻辑符号 输出与输入之间的逻辑关系可表达式为 图2 11或非门的输入输出波形 2 2 2或非门 2 2 3异或门 图2 12二输入异或门的逻辑符号 图2 13异或门的输入输出波形 2 2 3异或门 2 2 4同或门 图2 14二输入同或门的逻辑符号 图2 15同或门的输入输出波形 2 2 4同或门 2 3其他辅助门电路 2 3 1三态门 逻辑功能可表达为 当EN 1时 EN输入为高电平时 Y A 即Y直接输出来自A的信号 而当EN 0时 Y呈高阻态 即等同于断开状态 可表述为 Y Z 逻辑功能可表达为 当EN 0时 EN输入为低电平时 三态门工作 即Y A 而当EN 1时 Y Z 2 3 1三态门 2 3 1三态门 图2 18三态门用于总线传输图2 19用三态门实现数据双向传输 2 3 2集电极开路逻辑门 图2 20OC与非门的开关级描述 图2 21OC与非门的逻辑符号 2 3 2集电极开路逻辑门 1 实现线与功能 2 3 2集电极开路逻辑门 2 实现电平转换 图2 24实现电平转换 2 3 2集电极开路逻辑门 3 用做驱动器 图2 25驱动发光二极管 2 4集成电路逻辑门 2 4 1逻辑门及其基本结构与工作原理 图2 26NMOS晶体管的图形符号 a NMOS晶体管 b NMOS晶体管的两种简化符号 2 4 1逻辑门及其基本结构与工作原理 图2 27PMOS晶体管的图形符号 a PMOS晶体管 b PMOS晶体管的两种简化符号 2 4 1逻辑门及其基本结构与工作原理 a MOS反相器结构 b MOS反相器另一种表示法 1 CMOS反相器 CMOS非门 工作原理 图2 28CMOS反相器的开关模型 2 4 1逻辑门及其基本结构与工作原理 2 CMOS或非门工作原理 2 CMOS或非门工作原理 图2 30CMOS或非门的等效开关模型 2 4 1逻辑门及其基本结构与工作原理 2 4 1逻辑门及其基本结构与工作原理 3 CMOS与非门工作原理 图2 31CMOS与非门 3 CMOS与非门工作原理 图2 32CMOS与非门的开关模型 a 输入均为高电平 b 输入中有一个高电平 c 输入均为低电平 2 4 1逻辑门及其基本结构与工作原理 2 4 2TTL集成电路逻辑门及同类CMOS器件系列 74 标准TTL StandardTTL 74L 低功耗TTL Low powerTTL 74S 肖特基TTL SchottkyTTL 74AS 先进肖特基TTL AdvancedSchottkyTTL 74LS 低功耗肖特基TTL Low powerSchottkyTTL 74ALS 先进低功耗肖特基TTL AdvancedLow powerSchottkyTTL 2 4 2TTL集成电路逻辑门及同类CMOS器件系列 2 4 3集成电路门的性能参数 1 器件的工作电源电压 TTL集成电路的标准直流电源电压为5V 最低4 5V 最高5 5V 2 逻辑器件的输入 输出逻辑电平 数字集成电路分别有四种不同的输入 输出逻辑电平 2 逻辑器件的输入 输出逻辑电平 标准TTL电路则有 定义为逻辑0的低电平输入电压范围VIL 0 0 8V 定义为逻辑1的高电平输入电压范围VIH 2 5V 定义为逻辑0的低电平输出电压范围VOL 不大于0 3V 定义为逻辑1的高电平输出电压范围VOH 不小于2 4V 5VCMOS电路 定义为逻辑0的低电平输入电压范围VIL 0 0 5V 定义为逻辑1的高电平输入电压范围VIH 2 5 5V 定义为逻辑0的低电平输出电压范围VOL 不大于0 1V 定义为逻辑1的高电平输出电压范围VOH 不小于4 4V 2 逻辑器件的输入 输出逻辑电平 图2 33标准TTL门的输入 输出逻辑电平 3 逻辑信号传输延迟时间 图2 34tPHL和tPLH的定义 4 集成逻辑电路的扇入和扇出系数 图2 35两种逻辑状态中的电流和电压 4 集成逻辑电路的扇入和扇出系数 例2 1 已知74ALS00的电流参数为IOL max 8mA IIL max 0 1mA IOH max 0 4mA IIH max 20 A 求一个74ALS00与非门输出能驱动多少个74ALS00与非门的输入 解 首先考虑低电平状态 在低电平状态下得到能被驱动的输入个数 2 4 3集成电路门的性能参数 5 集成逻辑门器件的功耗 功耗 2 4 4TTL与CMOS集成电路的传统接口技术 2 4 4TTL与CMOS集成电路的传统接口技术 2 4 5CMOS与TTL逻辑器件的封装 逻辑门 本章小结 高电平 与非门 线与 功能 扇出系数 对数字IC的理解重点在于它们的输出与输入之间的逻辑关系和外部电气特性 可编程逻辑器件 实验 1 集成电路TTL和CMOS器件的逻辑功能和性能参数测试 根据2 4节的原理 分别测试下列TTL器件和CMOS器件的功能和性能参数 1 测试74LS08 二输入端四与门 的逻辑功能 2 测试74LS32 二输入端四或门 的逻辑功能 3 测试74LS04 六反相器 的逻辑功能 4 测试74LS00 二输入端四与非门 的逻辑功能 5 测试74LS86 二输入端四异或门 的逻辑功能 6 测试CD4002 四输入端二或非门 的逻辑功能 7 测试CD4011 二输入端四与非门 的逻辑功能 实验 实验 图2 5474LS04六非门图2 5574LS32四或门图2 5674LS86四异或门 实验 测试内容 1 逻辑功能测试 在输入端输入高 低电平信号的不同组合 测出相应的输出逻辑电平 2 集成电路门的性能参数 分别测试标准TTL门和CMOS门的输入 输出逻辑电平 3 比较标准TTL器件和CMOS器件的性能特点 总结与门 或门 非门 与非 或非门 异或的逻辑规律 完成实验报告 第3章 逻辑函数运算规则及化简 3 1概述 逻辑函数的表示方法如下 设输入逻辑变量为A B C 输出逻辑变量为F 当A B C 的取值确定后 F的值就被唯一的确定下来 则称F是A B C 的逻辑函数 记为 F f A B C 逻辑变量和逻辑函数的取值只能是0或1 没有其它中间值 3 2逻辑代数的运算规则 3 2 1逻辑代数基本公理 公理1 设A为逻辑变量 若A 0 则A 1 若A l 则A 0 这个公理决定了逻辑变量的双值性 在逻辑变量和逻辑函数中的0和1 不是数值的0和1 而是代表两种逻辑状态 公理2 式中点表示逻辑与 在用文字表述时常省略 加号表示逻辑或 公理3 公理4 公理5 3 2 2逻辑代数的基本定律 1 0 1律 2 自等律 3 重叠律 4 互补律 5 还原律 6 交换律 7 结合律 以上各定律均可用公理来证明 方法是将逻辑变量分别用0和1代入 所得的表达式符合公理2至公理5 3 2 2逻辑代数的基本定律 8 分配律 加 逻辑或 对乘 逻辑与 的分配律证明如下 3 2 2逻辑代数的基本定律 9 吸收律 证明 10 等同律 证明 3 2 2逻辑代数的基本定律 11 反演律 摩根定理 采用真值表法证明 反演律成立 3 2 2逻辑代数的基本定律 12 包含律 3 2 3摩根定理 1 逻辑变量 与 运算后取反等于各个逻辑变量分别取反的 或 运算 用公式表示如下 2 逻辑变量 或 运算后取反等于各个逻辑变量分别取反的 与 运算 用公式表示如下 上述两个定理也适用于多个变量的情形 如 3 2 3摩根定理 例3 1 应用摩根定理化简逻辑函数 解 反复应用摩根定理可得 3 2 4逻辑代数的基本规则 1 代入规则 例 A B C AB AC 等式中的C都用 C D 代替 该逻辑等式仍然成立 即A B C D AB A C D 任何一个含有变量A的逻辑等式 如果将所有出现A的位置都代之以同一个逻辑函数F 则等式仍然成立 3 2 4逻辑代数的基本规则 2 反演规则 对于任何一个逻辑表式F 若将其中所有的与 变成或 换成 0 换成 1 1 换成 0 原变量换成反变量 反变量换成原变量 则得到的结果就是 原则 1 注意保持原函数中的运算符号的优先顺序不变 2 反演规则 原则 2 不属于单个变量上的反号应保留不变 或不属于单个变量上的反号下面的函数当一个变量处理 例3 3 已知 求 解法一 解法二 3 对偶规则 对于任何一个逻辑表达式F 如果将式中所有的 换成 换成 0 换成 1 1 换成 0 而变量保持不变 原表达式中的运算优先顺序不变 那么就可以得到一个新的表达式 这个新的表达式称为F的对偶式F 3 对偶规则 对偶式的两个重要性质 性质1 若F A B C G A B C 则F G 性质2 F F 例3 6 证明函数是一自对偶函数 证明 3 3逻辑函数表述方法 3 3 1逻辑代数表达式 3 3 2逻辑图表述 3 3 3真值表表述 例3 8 列出函数Y AB BC CA的真值表 解 从真值表中可以看出 这是一个多数表决通过的逻辑函数 当输入变量A B C中有两个或两个以上为1时 输出变量Y为1 3 3 4卡诺图表述 a 2变量卡诺图 b 3变量卡诺图 c 4变量卡诺图 图3 22 3 4变量的卡诺图 3 4逻辑函数的标准形式 3 4 1最小项表述 1 最小项的定义设有n个变量 它们所组成的具有n个变量的 与 项中 每个变量以原变量或反变量的形式出现一次 且仅出现一次 则这个乘积项称为最小项 2 最小项的性质 a 对于任何一个最小项 只有对应的一组变量取值 才能使其值为 1 b 相同变量构成的两个不同最小项逻辑 与 为 0 c n个变量的全部最小项之逻辑 或 为 1 即 d 某一个最小项不是包含在逻辑函数F中 就是包含在反函数中 n个变量构成的最小项有n个相邻最小项 例 与是相邻最小项 3 4 2最大项表述 1 最大项的定义设有n个变量 它们所组成的具有n个变量的 或 项中 每个变量以原变量或反变量的形式出现一次 且仅出现一次 这个 或 项称为最大项 2 最大项的性质 a 对于任何一个最大项 只有对应的一组变量取值 才能使其值为 0 例 只有变量ABCD 0000时 每一变量都为0时 才有A B C D为 0 b 相同变量构成的任何两个不同最大项逻辑 或 为 1 例 M4 M6 c n个变量的全部最大项之逻辑 与 为 0 即 d 某一个最大项不是包含在逻辑函数F中 就是包含在反变量中 e n个变量构成的最大项有n个相邻最大项 例 与是相邻最大项 3 最小项与最大项的关系下标i相同的最小项与最大项互补 即 例如 即为 3 4 3标准与或表达式 例3 9 将展开为最小项之和的形式 例3 10 将写成标准与或表达式 3 4 4标准或与表达式 例3 11 将 m 0 2 3 6 展开为最大项之积的形式 例3 12 将写成标准或与表达式 3 4 5两种标准形式的相互转换 对于一个n变量的逻辑函数F 若F的标准与或式由K个最小项相或构成 则F的标准或与式一定由个最大项相与构成 并且对于任何一组变量取值组合对应的序号i 若标准与或式中不含mi 则标准或与式中一定含Mi 例3 13 将标准与或表达式表示为标准或与表达式 3 4 6逻辑函数表达式与真值表的相互转换 1 由真值表求对应的逻辑函数表达式 3 4 6逻辑函数表达式与真值表的相互转换 2 由逻辑函数表达式求对应的真值表 3 5逻辑代数化简法 3 5 1并项化简法 例3 14 化简 例3 15 化简 例3 16 化简 3 5 2吸收化简法 例3 17 化简 例3 18 化简 例3 19 化简 3 5 3配项化简法 例3 20 化简 例3 21 化简 方法 3 5 3配项化简法 例3 22 化简 方法 3 5 4消去冗余项化简法 例3 23 化简 例3 24 化简 例3 25 化简 3 5 4消去冗余项化简法 例3 26 化简 3 5 4消去冗余项化简法 例3 27 化简 解 1 先求出F的对偶函数 并对其进行化简 2 求的对偶函数 便得F的最简或与表达式 3 6卡诺图化简法 3 6 1与或表达式的卡诺图表示 例3 28 用卡诺图表示下面的标准与或表达式 图3 4标准与或表达式的卡诺图 解 3 6 1与或表达式的卡诺图表示 例3 29 用卡诺图表示逻辑函数 解 图3 5非标准与或表达式的卡诺图例子 3 6 1与或表达式的卡诺图表示 例3 30 用卡诺图表示逻辑函数 图3 6非标准与或表达式的卡诺图 解 在变量A D取值均为00的所有方格中填入1 在变量B C取值分别为0 1的所有方格中填入1 其余方格中填入0 3 6 2与或表达式的卡诺图化简 1 卡诺图化简原理 图3 7逻辑相邻最小项的概念 3 6 2与或表达式的卡诺图化简 2 卡诺图化简的步骤 步骤1 对卡诺图中的 1 进行分组 并将每组用 圈 围起来 步骤2 由每个圈得到一个合并的与项 步骤3 将上一步各合并与项相加 即得所求的最简 与或 表达式 3 6 2与或表达式的卡诺图化简 例3 31 用卡诺图化简法求出逻辑函数 F A B C D m 2 4 5 6 10 11 12 13 14 15 的最简与或式 解 F A B C D 例3 32 某逻辑电路的输入变量为A B C D 它的真值表如表所示 用卡诺图化简法求出逻辑函数F A B C D 的最简与或表达式 解 表3 4真值表 图3 9例3 32的卡诺图 3 6 2与或表达式的卡诺图化简 例3 33 用卡诺图化简法求出逻辑函数 F A B C D m 0 2 3 4 6 8 10 11 12 14 的最简与或式 解 图3 10例3 33的卡诺图 F A B C D 3 6 3或与表达式的卡诺图化简 1 或与表达式的卡诺图表示 解 图3 11标准或与表达式的卡诺图 例3 34 用卡诺图表示下面的标准或与表达式 例3 35 用卡诺图化简下面或与表达式 解 图3 12例3 35的卡诺图 2 或与表达式的卡诺图化简 解 图3 13例3 36的卡诺图 3 6 4含无关项逻辑函数的化简 最小项表达式 或者 例3 36 化简下列函数 F A B C D m 0 3 4 7 11 d 8 9 12 13 14 15 解 图3 14例3 37的卡诺图 3 6 4含无关项逻辑函数的化简 例3 37 化简函数 已知约束条件为 解 图3 15例3 38的卡诺图 3 6 5多输出逻辑函数的化简 例3 38 化简下面多输出函数 F1 m 2 3 6 7 10 11 12 13 14 15 F2 m 2 6 10 12 13 14 第4章 组合电路及其手工分析与设计 4 1组合逻辑电路分析 4 1 1组合逻辑电路的定义 i 1 2 m 4 1 1组合逻辑电路的定义 4 1 2组合逻辑电路的手工分析步骤 1 根据给定的逻辑电路 写出输出逻辑函数表达式 2 用卡诺图或公式法化简逻辑函数表达式 3 列出输入输出关系真值表 4 根据真值表说明电路的逻辑功能 4 1 3组合逻辑电路分析 1 单输出组合逻辑电路的分析 例4 1 已知逻辑电路如图4 2所示 分析该电路逻辑功能 解 1 写出各输出的逻辑函数表达式 2 化简逻辑电路的输出函数表达式 3 列出真值表 表4 1例4 1真值表 4 该电路实现的是同或逻辑功能 2 多输出组合逻辑电路的分析 例4 2 已知逻辑电路如图4 3所示 分析该电路的逻辑功能 图4 3多输出组合逻辑电路图 来自QuartusII 2 多输出组合逻辑电路的分析 例4 2 已知逻辑电路如图4 3所示 分析该电路的逻辑功能 解 2 根据化简后的逻辑函数表达式列出真值表 表4 2例4 2真值表 3 逻辑功能说明 该电路是一位二进制数比较器 当A B时 L2 1 当A B时 L1 1 当A B时 L3 1 注意 在确定该电路的逻辑功能时 输出函数L1 L2 L3应综合考虑 4 2组合逻辑电路手工设计方法 4 2 1组合逻辑电路的一般设计步骤 1 对实际逻辑问题进行逻辑抽象 确定输入 输出变量 分别对输入 输出变量逻辑赋值的具体含义进行定义 然后根据输出与输入之间的逻辑关系列出真值表 2 根据真值表写出相应的逻辑函数表达式 3 将逻辑函数表达式化简 并转换成所需要的形式 4 根据最简逻辑函数表达式画出逻辑电路图 4 2 2组合逻辑电路的设计示例 例4 3 用 与非门 或 或非门 设计一个表决电路 设计一个A B和C共三人的表决电路 当表决某个提案时 多数人同意 则提案通过 同时A具有否决权 若全票否决 也给出显示 表4 3例4 3真值表 解 1 进行逻辑抽象 建立真值表 设A具有否决权 按按钮表示输入1 不按按钮表示输入0 以X为1时表示提案通过 Y为1时表示提案全票否决 图4 4例4 3函数X的卡诺图 2 根据真值表求出函数X和Y的最简逻辑表达式 作出函数X的卡诺图 用卡诺图化简后得到函数的最简 与或 表达式为 实现逻辑表函数的电路图 3 将上述表达式变换成 与非 与非 表达式 4 用 与非门 画出实现上述逻辑表达式的逻辑电路图 5 观察表4 3直接获得Y的逻辑表述 4 2 2组合逻辑电路的设计示例 第一种方案 可以采用多路数据选择器 图4 6四选一数据选择器 图4 7用数据选择器的实现方案 4 2 2组合逻辑电路的设计示例 第二种方案 就是采用3线 8线译码器 4 3编码器 4 3 1编码器的基本概念 图4 10编码器框图 实现编码功能的电路称为编码器 encoder 4 3 2二进制编码器 图4 113位二进制编码器框图 用n位二进制代码对M 2n个信号进行编码的电路叫二进制编码器 1 三位二进制编码器 表4 4三位二进制编码器的真值表 1 三位二进制编码器 表4 5简化真值表 图4 12三位二进制编码器的逻辑图 1 三位二进制编码器 图4 1374LS148的逻辑符号 2 优先编码器 表4 674LS148真值表 表4 7二 十进制编码器的真值表 4 3 3二 十进制编码器及其应用 D I8 I9C I4 I5 I6 I7B I2 I3 I6 I7A I1 I3 I5 I7 I9 图4 14二 十进制编码器逻辑图 表4 874LS147真值表 4 3 3二 十进制编码器及其应用 图4 1574LS147的逻辑符号 图4 16用二片8 3线优先编码器扩展为16 4线优先编码器 例4 4 用二片8 3线优先编码器74LS148扩展为16 4线优先编码器 逻辑电路图如图所示 试分析其工作原理 表4 916 4优先编码器真值表 解 图4 17译码器结构框图 4 4 1译码器的概念 4 4译码器 表4 10三位二进制译码器真值表 4 4 2二进制译码器 图4 18三位二进制译码器逻辑图 4 4 2二进制译码器 图4 1974LS138逻辑符号图 表4 114线 10线译码器74LS42的真值表 4 4 3二 十进制译码器 图4 2074LS42逻辑图 4 4 4用通用集成译码器实现逻辑函数 例4 5 试用译码器74LS138和与非门实现逻辑函数 图4 21例4 5逻辑电路图 解 图4 23七段数码管电路结构 4 4 5显示控制译码器 1 七段数码显示器 图4 24十进制数的显示效果 表4 13共阳极数码管段选码表 表4 1474LS48真值表 4 4 5显示控制译码器 2 七段显示译码器 图4 2574LS48逻辑符号 例4 7 用一片74LS48和一片74LS138实现八位数码管的八位十进制数显示 3 多数码管动态显示控制方法 图4 26用74LS48和74LS138实现八位十进制数动态扫描显示 解 4 5 1数据选择器 4 5数据选择器与数据分配器 图4 272n选一数据选择器示意图 4 5 1数据选择器 表4 15四选一数据选择器真值表 图4 28四选一数据选择器逻辑符号 4 5 1数据选择器 表4 1674LS151真值表 a 8选1数据选择器74LS151 b 双4选1选择器74LS153 c 三2选1选择器74LS157 图4 29数据选择器逻辑功能图 4 5 2用数据选择器实现逻辑函数 图4 30八选一选择器连成一个两位八选一选择器 图4 31八选一选择器接成十六选一选择器 4 5 2用数据选择器实现逻辑函数 例4 8 试用八选一数据选择器74LS151实现逻辑函数 解 图4 32例4 8的逻辑电路图 4 5 3数据分配器 图4 33数据分配器示意图 4 5 3数据分配器 图4 341路 4路数据分配器的逻辑符号 表4 171路 4路数据分配器真值表 4 5 3数据分配器 图4 35用74LS138构成1路 8路数据分配器电路 4 6 1半加器 4 6加法器 表4 18半加器真值表 图4 36半加器的逻辑电路图和逻辑符号 4 6 2全加器 表4 19全加器真值表 图4 37全加器的逻辑电路图和逻辑符号 4 6 3多位加法器 1 串行进位加法器 图4 38四位二进制串行进位加法器 4 6 3多位加法器 2 并行进位加法器 超前进位加法器 图4 39加法器逻辑图 4 6 4加法器应用示例 例4 9 试采用四位全加器74LS83完成8421BCD码到余3码的转换 解 图4 408421码转换到余3码的电路 4 7 1一位数值比较器 4 7比较器 表4 20一位数值比较器的真值表 当A B时L1 1 A B时L2 1 A B时L3 1 4 7 2集成数值比较器 表4 2174LS85功能真值表 图4 4174LS85的逻辑图 4 7 3集成数值比较器应用举例 图4 42两片四位二进制数值比较器串联扩展为8位比较器 4 7 3集成数值比较器应用举例 图4 43参数可设置宏模块16位数值比较器 4 7 3集成数值比较器应用举例 数据输出Y 图4 44五片四位二进制数值比较器并联扩展成的16位比较器 4 8广义译码器概念 真值表是任何组合电路的设计必经的 且最基本的建模形式 对于任何类型的组合电路的设计就归结为一个既定功能的广义译码器的设计 而一个针对广义译码器设计建模的关键是给出对应的真值表 广义译码器的引入有利于在认识上将各类组合逻辑电路的设计简化成一张真值表的表达 同时使传统的数字技术概念和设计方法顺利地过渡到对现代自动设计技术的理解和把握 甚至包括对以后将要介绍的时序电路的结构 功能和设计的深入理解和高效设计奠定重要的基础 4 9可编程逻辑器件的结构与原理 数据输出Y 4 9 1PLD概述 图4 45基本PLD器件的原理结构图 4 9 2可编程逻辑器件的发展历程 20世纪70年代PROM和PLA器件20世纪70年代末PAL器件20世纪80年代初GAL器件20世纪80年代中期FPGA器件 CPLD器件20世纪80年代末CPLD器件20世纪90年代后至本世纪初PLD器件 SOPC 4 9 3可编程逻辑器件的分类 图4 46按集成度 PLD 分类 4 9 3可编程逻辑器件的分类 4 9 4简单PLD结构 1 电路符号表示 图4 47PLD的互补缓冲器图4 48PLD的互补输入图4 49PLD中与阵列表示 4 9 4简单PLD结构 1 电路符号表示 图4 50PLD中或阵列的表示图4 51PLD中连接的表示 2 PROM 图4 52PROM表达的PLD阵列图 2 PROM 图4 53函数F的逻辑结构图和PLD结构图 例4 10 图4 53 a 给出了函数F的逻辑图 假设与阵列和或阵列都是可编程的 试画出相应的PLD结构图 解 3 PLA 图4 54PLA部分逻辑阵列示意图 4 PAL 图4 55PAL结构图4 56PAL的常用表示 4 9可编程逻辑器件的结构与原理 4 9 4简单PLD结构 4 PAL 图4 57信号为PAL16V8的部分结构图 4 10组合逻辑电路的竞争与冒险 图4 58存在逻辑冒险的电路示例 图4 59电路图4 45假设的仿真波形 1 代数法 4 10 1险象的判断 例4 11 某逻辑函数表达式为 试判断该逻辑电路是否可能产生险象 解 表达式中B以原变量和反变量的形式出现 假设输入变量A C 1 将A C的値代入表达式 得 理论上无论B为何値 该函数表达式F的値恒为1 当B发生变化时 可能使电路产生险象 2 卡诺图法 4 10 1险象的判断 1 增加冗余项 4 10 2险象的解决 当卡诺图中有两个圈相切时 可能会产生冒险 如果在相切处增加一个圈 就可以消除冒险现象 所增加的乘积项称为冗余项 2 选通法 图4 61用选通脉冲避免冒险 实验 实验4 1 将两片3 8译码器74LS138扩展为4 16译码器 按照图4 60完成逻辑电路图的连接 通过对使能端E和输入端A B C D输入信号的设置 验证4 16译码器的逻辑功能 说明电路的工作原理 列表记录实验输入 输出情况 完成实验报告 图4 603 8译码器扩展为4 16译码器 实验 实验4 2 用四选一数据选择器实现组合逻辑 要求 根据题意确定输入变量和输出变量 写出三输入逻辑变量的真值表 并分析输入输出逻辑关系 由真值表写出逻辑表达式L A B C 并用卡若图化简 使用双四选一数据选择器74LS153 画出逻辑电路图 并进行实验验证 完成实验报告 实验4 3 设计一个楼道路灯控制电路 要求在三个不同的地方都能控制这盏灯 要求 完成理论设计 画出逻辑电路图 写出设计全过程 进行实验验证 完成实验报告 实验 实验4 4 设计一个能比较一位二进制数A与B大小的比较电路 用L1 L2 L3分别表示三种状态 即L1 A B L2 A B L3 A B 要求 完成理论设计 写出设计全过程 并进行验证 实验4 5 用与非门设计一个开关控制的报警电路 某设备有A B C三个开关 当开关A接通时开关B才能接通 开关B接通时开关C才能接通 违反操作规程 则发出报警信号 要求 写出设计的全过程 画出设计电路图并实验验证 第5章 组合电路时序分析与自动化设计 5 1传统数字电路设计技术存在的问题 1 低速 2 设计规模小 3 分析技术无法适应需要 4 效率低成本高 5 可靠性低 6 体积大功耗大 7 功能有限 8 无法功能升级 9 知识产权不易保护 5 2现代数字系统自动设计流程 5 2 1设计输入 图5 1应用于FPGA CPLD的EDA开发流程 5 2 1设计输入 5 2 2硬件描述语言 硬件描述语言VHDL和VerilogHDL在现在EDA设计中使用最多 也拥有几乎所有的主流EDA工具的支持 VHDL在电子设计领域得到了广泛应用 能将以VHDL语言描述数字系统的程序 翻译 成数字电路结构图文件的软件工具称为VHDL综合器 5 2 3综合 图5 2计算机软 硬件描述语言编译 综合工具的不同之处 5 2 4适配 图5 1应用于FPGA CPLD的EDA开发流程 5 2 5时序仿真与功能仿真 5 2 6编程下载 5 2 7硬件测试 5 3QuartusII简介 图5 3QuartusII设计流程 5 4原理图输入设计实例 5 4 1电路原理图编辑输入 图5 4选择编辑文件类型 1 新建一个文件夹 2 打开原理图编辑窗 5 4 1电路原理图编辑输入 图5 5打开原理图编辑窗 2 打开原理图编辑窗 图5 6调入需要的宏功能元件 Symbol 74138 3 编辑构建电路原理图 图5 7示例电路图 3 编辑构建电路原理图 4 文件存盘 图5 8利用 NewPrejectWizard 创建工程EXAMP1 5 4 2创建工程 1 打开建立新工程管理窗 图5 9将所有相关的文件都加入进此工程 5 4 2创建工程 2 将设计文件加入工程中 图5 10选择目标器件EP2C8Q208C8 5 4 2创建工程 3 选择目标芯片 图5 11EXAMP1工程管理窗 5 4 2创建工程 4 工具设置 5 结束设置 图5 1274138的真值表 5 4 3功能分析 图5 13选择目标器件EP2C5T144C8 5 4 4编译前设置 1 选择FPGA目标芯片 图5 14选择配置器件的工作方式 5 4 4编译前设置 2 选择配置器件的工作方式 图5 15选择配置器件型号和压缩方式 3 选择配置器件和编程方式 4 选择目标器件闲置引脚的状态 5 双功能引脚选择 图5 16全程编译后出现报错信息 5 4 5全程编译 图5 17选择编辑矢量波形文件图5 18波形编辑器 5 4 6逻辑功能测试 1 打开波形编辑器 图5 19设置仿真时间长度 5 4 6逻辑功能测试 2 设置仿真时间区域 图5 20vwf激励波形文件存盘 5 4 6逻辑功能测试 3 波形文件存盘 图5 21向波形编辑器拖入信号节点 5 4 6逻辑功能测试 4 将工程EXAMP1的端口信号名选入波形编辑器中 图5 22设置好的激励波形图 5 4 6逻辑功能测试 5 编辑输入波形 输入激励信号 图5 23选择仿真约束和控制 5 4 6逻辑功能测试 6 仿真器参数设置 图5 24仿真波形输出 5 4 6逻辑功能测试 7 启动仿真器 8 观察仿真结果 图5 25AI与SO的延时波形显示 5 4 6逻辑功能测试 8 观察仿真结果 5 5硬件测试 图5 26图5 4所示电路于EP2C5T144内的引脚锁定情况 5 5 1引脚锁定 图5 27AssignmentEditor编辑器表格式引脚锁定对话框 5 5 1引脚锁定 图5 28选择编程下载文件和下载模式 5 5 2对FPGA编程配置 1 打开编程窗和配置文件 图5 29加入编程下载方式 5 5 2对FPGA编程配置 2 设置编程器 图5 30双击选中的编程方式名 3 硬件测试 4 编程配置器件 5 6用HDL来表述广义译码器 5 6 1用HDL表述真值表与设计 1 HDL表述 图5 313 8译码器真值表图5 9的HDL的CASE语句表述 图5 32将程序变成一个可以调用的原件模块 2 将VHDL文本表述转化为电路元件 图5 33选择已生成好的元件DECD38 3 完成电路设计 图5 34将3 8译码器DECD38调入原理图编辑窗 3 完成电路设计 图5 35用新的3 8译码器DECD38连接好电路 3 完成电路设计 4 逻辑功能测试 图5 36表4 3的CASE语句表述 5 6 2三人表决电路的CASE语句设计 图5 38表决电路的仿真波形 5 6 2三人表决电路的CASE语句设计 图5 37表决电路 图5 39图5 31所示的VHDL的另一种表述方法 5 6 3用HDL对真值表的其它表述方式 1 多输出赋值端口表达方式和原理图连接方式 图5 40用DECD38A元件连成的电路图 5 6 3用HDL对真值表的其它表述方式 1 多输出赋值端口表达方式和原理图连接方式 图5 41多路选择器原理图 2 文字表达方式的多路选择器设计 5 6用HDL来表述广义译码器 图5 428位四通道选一型多路选择器 真值表 描述 2 文字表达方式的多路选择器设计 图5 43含条件判断情况的 真值表 表达 3 含有条件判定情况的真值表的CASE语句表述 图5 44两个真值表合并表述图5 45对应电路元件符号 4 利用IF语句选择不同的真值表 实验 5 1 用译码器74LS138和与非门实现指定逻辑函数按照5 4节的流程 使用QuartusII完成例4 6的设计 包括创建工程 在原理图编辑窗中绘制图5 7电路 全程编译 对设计进行时序仿真 根据仿真波形说明此电路的功能 引脚锁定编译 编程下载于FPGA中 进行硬件测试 完成实验报告 5 2 用两片7485设计一个8位比较器按照图4 42的电路 用两片四位二进制数值比较器7485串联扩展为8位比较器 使用QuartusII完成全部设计和测试 包括创建工程 编辑电路图 全程编译 时序仿真及说明此电路的功能 引脚锁定 编程下载 进行硬件测试 完成实验报告 实验 5 3 设计8位串行进位加法器首先根据图4 37 用半加器设计一个全加器元件 然后根据图4 38 在顶层设计中用8个1位全加器构成8位串行进位加法器 给出时序仿真波形并说明之 引脚锁定编译 编程下载于FPGA中进行硬件测试 完成实验报告 5 4 设计八位十进制数动态扫描显示控制电路1 根据电路图图4 26利用QuartusII 用7448和74138宏功能元件设计实现八位十进制数动态扫描显示控制电路 并在实验系统上控制7段数码管 位选信号S2 S1 S0可以用3个键控信号手动控制 给出时序仿真波形并说明之 引脚锁定编译 编程下载于FPGA中进行硬件测试 完成实验报告 2 给出真值表 以上所有控制电路用同一CASE语句表达出来 然后硬件实现 实验 5 5 设计一个16进制7段显示译码器根据4 4 5节 用HDL的CASE语句设计一个可以控制显示共阴7段数码管的16进制码7段显示译码器 首先给出此译码器的真值表 此译码器有4个输入端 D C B A D是最高位 A是最低位 输出有8位 p g f e d c b a 其中p和a分别是最高和最低位 p控制小数点 对于共阴控制 如果要显示 A 输入DCBA 1010 若小数点不亮 则输出pgfedcba 01110111 77H 给出时序仿真波形并说明之 引脚锁定编译 编程下载于FPGA中对共阴数码管进行硬件测试 完成实验报告 提示 用输入总线的方式给出输入信号仿真数据 仿真波形示例图如下图所示 实验 5 6 设计一个5人表决电路1 模仿5 6 2节 用CASE语句设计一个5人表决电路 参加表决者5人 同意为1 不同意为0 同意者过半则表决通过 绿指示灯亮 表决不通过则红指示灯亮 给出时序仿真波形并说明之 引脚锁定 编程下载 硬件测试 完成实验报告 2 在QuartusII上用74系列比较器重新设计这个项目 完成实验报告 第6章 触发器及含触发器的PLD 6 1触发器概述 含有触发器的逻辑电路称为时序逻辑电路 其特性结构决定了电路具有如下特征 电路由组合电路和存储电路组成 具有对过去输入保持记忆的功能 电路中包含反馈回路 通过反馈使电路功能与 时序 相关 电路的输出由电路当时的输入情况和状态 对过去输入记忆的结果 共同决定 6 2RS触发器 6 2 1基本RS触发器 图6 1两种不同逻辑门组成的基本RS触发器 6 2 1基本RS触发器 表6 1或非门组成的基本RS触发器的真值表 表6 2与非门组成的RS触发器的真值表 6 2RS触发器 6 2 1基本RS触发器 图6 2基本RS触发器的仿真波形图 a 或非门组成的基本RS触发器的波形图 b 与非门组成的基本RS触发器的波形图 6 2 2钟控RS触发器 6 2 2钟控RS触发器 表6 3钟控RS触发器状态转换真值表 6 2 2钟控RS触发器 图6 4RS触发器 空翻 波形图 6 2 3RS触发器的应用 a 图6 5开关触点抖动消除电路 6 3D触发器 6 3 1电平触发型D触发器 图6 6D触发器 a 电路结构 b 逻辑符号 表6 4D触发器真值表 CP 1时 6 3 1电平触发型D触发器 图6 7例6 1的电路图与时序波形图 例6 1 电平触发型D触发器的电路如图6 7所示 D为输入信号 CP为时钟信号 设初始状态为0 确定输出端Q的波形 解 在CP 1时 Q输出端的信号总是和D输入信号相同 而在CP 0时 Q的输出保持原来的状态不变 故Q输出波形如图6 7所示 这可以用QuartusII来验证 6 3 2边沿触发型D触发器 Q 6 3 2边沿触发型D触发器 Q 图6 974LS74结构图图6 107474的内部结构带异步清零端和异步置1端的边沿D触 6 3 2边沿触发型D触发器 Q 例6 2 图6 11中为上升沿触发型D触发器的输入信号和时钟脉冲波形 设触发器的初始状态为0 确定输出信号Q的波形 解 把握边沿触发型D触发器工作特性的关键是 确认每个时钟脉冲CP上升沿之后的输出状态等于该上升沿前一瞬间D信号的状态 此状态将保持到下一个时钟脉冲CP上升沿到来时 由此可画出输出Q的波形如图6 11所示 图6 11例6 2波形图 Q 例6 3 图6 12为边沿D触发器构成的电路图 设触发器的初始状态Q1Q0 00 试确定Q0及Q1在时钟脉冲作用下的波形 参考图6 13 最后用QuartusII的时序仿真器验证 设目标器件是EP2C5T144C8 图6 12例6 3电路图6 13例6 3波形图 解 由于两个D触发器的输入信号分别为另一个D触发器的输出 因此在确定它们的输出端波形时 应分段交替画出Q0及Q1的波形 图6 13 第1个CP脉冲到来时 初始状态Q1Q0 00 D0 1 D1 0 因此Q0 1 Q1 0 第2个CP脉冲到来时 现态Q1Q0 10 D0 1 D1 1 因此Q0 1 Q1 1 第3个CP脉冲到来时 现态Q1Q0 11 D0 0 D1 1 因此Q0 0 Q1 1 第4个CP脉冲到来时 现