数字集成电路知识点整理

Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统第一章 引论1、数字IC芯片制造步骤设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计）制版：根据版图制作加工用的光刻版 制造：划片：将圆片切割成一个一个的管芯（划片槽） 封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连 测试：测试芯片的工作情况 2、数字IC的设计方法分层设计思想： 每个层次都由下一个层次的若干个模块组成， 自顶向下 每个层次、每个模块分别进行建模与验证 SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore）与设计复用 Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”SoC发展的模式 3、 数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的） NRE (Non-Recurrent Engineering) 成本设计时间和投入，掩膜生产，样品生产一次性成本Recurrent 成本工艺制造（silicon processing），封装（packaging），测试（test） n 正比于产量 一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数功耗：emmmm自己算4、 EDA设计流程IP设计 系统设计（SystemC） 模块设计（verilog） 版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys版权)：.db（不可读） .lib（可读） .sdb .slib第二章 器件基础1、 保护IC的输入器件以抗静电荷（ESD保护）2、 长沟道器件电压和电流的关系：3、 短沟道器件电压和电流关系速度饱和：当沿着沟道的电场达到临界值C时，载流子的速度由于散射效应（载流子之间的碰撞）而趋于饱和。C取决于掺杂浓度和外加的垂直电场强度器件在VDS达到VGS -VT 之前就已经进入饱和状态，所以与相应的长沟道器件相比，短沟道器件饱和区范围更大反面整理P63 3.3.2 静态状态下的MOS晶体管相关参数以及公式（尤其是速度饱和）4、 MOS管二阶效应阈值变化：随着器件尺寸的缩小，阈值电压变成与L、W、VDS有关短沟效应（漏端感应势垒降低（DIBL）：电压控制耗尽区宽度，VDS提高将会导致势垒降低，甚至过高的VDS将会导致源漏短路，称为源漏穿流窄沟效应：沟道耗尽区并不立即在晶体管边沿终止，而是会向绝缘场氧下面延伸一些，栅电压必须维持这一额外的耗尽电荷才能建立一条导电沟道，在W值较小时将会引起阈值电压升高亚阈值导通：在VGS接近甚至略小于VT时，ID仍然存在热载流子效应：原因：小尺寸器件中的强电场引起高能热电子与晶格碰撞产生电子空穴对，引起衬底电流；电子在强总校电厂的作用下穿过栅氧，引起栅电流。影响：改变阈值电压、使器件参数变差，特性不稳，电路失效；衬底电流引起噪声以及动态节点漏电。处理方法：LDD（lightly doped drain）:在源漏区与沟道间加一段电阻率较高的轻掺杂区。可以减小热载流子效应，增大源漏端耐压范围，但是轻掺杂区会导致器件跨导减小，漏源电流减小闩锁效应：寄生双极型晶体管互相提供基极电流，正反馈至短路第三章 互连线1、 MOS IC的三层互连线上层金属互连线中层的多晶硅连线 下层的扩散区连线 2、 互连线模型：集总RC模型（Elmore延时）集总RC 模型（考虑导线电阻）：导线分段，每段导线的导线电阻集总成一个电阻 R，电容集总成一个电容C n 第四章 反相器1、 再生性：再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个具备再生性的条件：过渡区增益绝对值大于一2、扇出系数：输出端连接同类门的最多个数 扇入系数：单个逻辑门能够承受的数字信号输入最大量3、静态CMOS反相器的特点：1、输出高电平和低电平分别为VDD和GND。信号电压摆幅等于电源电压，噪声容限很大；2、采用无比逻辑，逻辑电平与器件尺寸无关，晶体管可以采用最小尺寸，且翻转时不会因为尺寸设计原因出现错误，稳定性高3、输出阻抗小，稳态时在输出和VDD或GND之间总存在一条具有有限电阻的通路，对噪声和干扰不敏感4、输入阻抗高，不消耗直流输入电流，理论上可以驱动无限多个门5、不考虑泄露功耗的情况下，没有静态功耗（CMOS取代NMOS的原因）4、CMOS反相器静态特性开关阈值：定义为VM=Vout的点，在这一区域由于VGS=VDS，上管下管都是饱和的（长沟短沟分为速度饱和和普通饱和），使通过两个晶体管的电流相等即可得到VM的解析表达式，推导过程见书上P134，反面自己推导一遍。噪声容限VIL，VIH：根据定义，是反相器增益为-1时的输入，但是太难算了，就用了线性近似，推导过程见书上P136，反面自己推导一遍。5、CMOS反相器动态特性电容：巴拉巴拉巴拉巴拉一堆公式反正感觉没啥用传播延时：在输入和输出反转的50%之间的时间，正比于这个电路的下拉电阻和负载电容所形成的时间常数传播延时性能优化设计：减小负载电容（自身扩散电容，连线电容，扇出电容）加大晶体管尺寸优点：增加了驱动能力（增大充放电电流，降低导通电阻）缺点：扩散电容增大，从而使负载电容增大 栅电容增加，使前一级的扇出电容增加提高电源电压缺点：VDD增加到一定程度，对延时的优化效果不明显功耗增加出于可靠性烤炉，VDD具有严格的上限反相器链的性能优化：要求每一级的尺寸时与其相邻前后两个反相器尺寸的几何平均数（Cg为输入的栅电容）这一段一定要回头看书看PPT啊！5、 反相器功耗分析（感觉好像都会，回头扫一眼就成，还有能连延时积啥的）动态功耗：对负载电容充电和放电造成的功耗短路功耗：开关过程中电源和地之间顺吉纳的直流通路造成的功耗静态功耗：稳定输出高电平或低电平时的直流功耗，漏电流造成第六章 CMOS组合逻辑门的设计1、静态CMOS组合逻辑电路在每一时间（除切换期间）每个门的输出总是通过低阻连至VDD 或GND。稳态时，门的输出值总是由电路所实现的布尔函数决定。它不同于动态电路：动态电路把信号值暂时存放在高阻抗电路节点电容上。 合2、 静态电路类型：互补CMOS有比逻辑（伪NMOS和DCVSL）传输晶体管逻辑（Pass-Transistor Logic） 3、 互补CMOS经验规则：晶体管看作是由其栅端信号控制的开关。 PDN用NMOS器件，PUN用PMOS器件（否则会有阈值损失）实现N输入的逻辑门需要晶体管数目为2N。 4、 互补CMOS静态特性：高噪声容限没有静态功耗直流电压传输特性和噪声容限与数据输入模式有关5、 互补CMOS传播延时（我觉得这里可以考一道速度快慢的定性分析）e.g.6、 互补CMOS尺寸设计：为了使NAND网的下拉延时与最小尺寸的反相器相同，在PDN串联网络中的NMOS器件必须设计成两倍宽（同样功能晶体管电容减半），以使NAND下拉网络的等效电阻与反相器相同而PMOS器件可以维持不变。7、 互补CMOS大扇入时的设计技巧：调整（加大）晶体管尺寸（减小电阻但增大了电容，还会给前级加大负载，只有当CLCint才能用）逐级加大晶体管尺寸，使影响最大的晶体管电容最小（但可能会使版图设计复杂，晶体管间距不得不加大，导致内部电容增加）重新安排输入（定义：外层输入：接近电源或地的输入，内层输入：接近输出端的输入，最迟到达的输入信号应当作为内层输入（放在接近输出端处）以避免多次延时）重组逻辑结构：延时与扇入的平方关系使得输入太多时反转变得极慢，可以将多输入转化为多级插入缓冲器隔离扇入与扇出（减小电容减小时间常数）8、 组合逻辑链的性能优化首先我们明确一个概念：驱动能力（带负载能力）就是输出电阻，越小越强反相器延时： 一般逻辑门的延时： p-（归一化）本征延时：本征延时与门的类型有关，但它与门的尺寸 （晶体管宽度的加倍）无关g-逻辑努力（logical effort）：对于给定的 负载，一个门的输入电容和与它具有相同输出电流的反相器的输入电容的比。逻辑努力与门的类型有关，但它与门的尺寸（晶体管宽度的加倍）无关 f-等效扇出（fanout）：又称为“电气努力”，对于反相器， 有 尺寸计算：并联不变，串联乘以串联的次数。 g=（P网输入管平均尺寸+N网输入管平均尺寸）/3（输入电容之比）努力与延时及尺寸关系的具体计算见书 对组合逻辑链性能优化的小结 逻辑努力的概念可以用来快速比较各种电路结构的延时特性。例如：在互 补CMOS结构中，NANF门比NOR门好。 逻辑链中当各级的努力延时（h）相同并且接近等于4时，整个逻辑链路径 的延时最快。采用“较少”级数（逻辑门的数目较少）时，逻辑链未必最 快；采用“大尺寸”逻辑门时，逻辑链未必最快，却会增加面积和功耗。 逻辑链的路径总延时对于级数偏高“最优级数”的敏感程度不大。使每级 的努力延时稍大于4可减少面积与功耗，但速度减慢不多。但当每级的努 力延时大于68时，速度会明显变慢。 当单个逻辑门的输入数目增多时，它的逻辑努力也增大，一般限制单个逻 辑门的输入数目为4个。当输入数超过4时，一般需要把这个复杂门分解成 多级的简单门9、 互补CMOS的功耗优化逻辑门的翻转受拓扑结构和信号时序的影响 n 翻转概率 n 毛刺引起虚假翻转 降低光开关活动性的方法逻辑重组输入排序（ 推迟具有较高翻转率的信号）减少资源的分时复用 n 均衡信号路径减少毛刺 10、 有比逻辑目的：减少互补CMOS中的器件数 方法：不用PDN和PUN组合，而用NMOS的PDN实现逻辑功能，用简单负载器件实现上拉缺点：降低了稳定性、增加功耗 11、有比逻辑（伪NMOS）特点：晶体管数目N + 1个 输出高电平VOH = VDD 输出低电平VOL 不为0，降低了噪声容限，增加静态功耗 负载器件相对于下拉器件的尺寸比，会影响噪声容限、传播延时、功耗 等，甚至是逻辑功能 设计伪NMOS，要折中考虑： 1） 减少静态功耗，负载PMOS管要小 2） 得到较大的NML，VOL要低= (W/L)n / (W/L)p大，负载PMOS管要小 3） 减小tpLH， 负载PMOS管要大 4） 1），2）和3）矛盾，速度快的门消耗更多的静态功耗，且会减小噪声容限。 n 用伪NMOS设计大扇入的复合门具有吸引力的原因： N+1个晶体管，面积小，寄生电容小 对前级负载小，每个输入只接到一个晶体管 输出低电平时有静态功耗，适合大多数情况下输出为高电平的情况，如存储器的地址译码电路14、 有比逻辑（DCVSL差分串联电压开关逻辑）输入具有互补形式同时产生互补输出，消除了反相信号所需要额外反相器 输出节点电容小(和伪NMOS相同) 反馈机制保证了能够关断不需要的负载器件 消除静态功耗(增加了转换功耗) 下拉网络PDN1和PDN2互补，实现逻辑功能的互补 有比逻辑，全摆幅（GND和VDD）额外面积开销(有两个下拉网络) 布线复杂，动态功耗高15、 传输管逻辑需要的器件数少：N个晶体管 没有静态功耗，无比逻辑互补的数据输入输出 属于静态逻辑设计具有模块化的特点 NMOS传输高电平有阈值损失，导致驱动能力下降，且由于充电过程中栅源电压一直降低充电速度会比较慢。甚至会产生如下问题。16、 传输管逻辑驱动问题解决方案解决方案1：电平恢复晶体管1、完全无静态功耗，但考虑过渡情形时，需要仔细确定尺寸 2、增加了内部节点内容，关断时有信号竞争，降低了门的速度3、PMOS的导通加速了上拉，因而减少了输出（反相器）的下降时间 解决方案2：传输管用低阈值晶体管（VT = 0） 优点：几乎没有阈值损失 缺点：会产生漏电流（亚阈值）解决方案3：采用传输门（Transmission Gate）逻辑 6个晶体管，比互补CMOS实现少一半 F总有一条路径到VDD 或GND，是低阻节点 传输们延时：减少传输门链的延时：插入缓冲器切断长的传输门链 17、 传输管传输门比较（1） 传输管的优点：寄生电容小，速度快，属无比逻辑缺点：阈值损失，噪声容限差，会引起下一级静态功耗，MOS管的导通电阻随电压变化而变化（2） 全传输门优点：无阈值损失，MOS开关的导通电阻基本为常数缺点：必须提供正反控制信号，版图设计效率低，电容大18、 静态CMOS分析方法结构、逻辑类型、性能（延时、稳定性，输入输出电阻（给前级的负载和对后级的驱动能力）、功耗19、 动态CMOS在静态逻辑电路中，每一个时间点（开关瞬态除外）输出都通过一条低阻的路径连接到VDD 或GND 动态逻辑电路依赖于信号值在高阻节点（求值期间或求值后）的电容上暂时存储。 分两相工作：预充（Precharge）求值（Evaluate）面积小（N+2个管子）速度快（管子少，CL小，拉高无延时，预充就已经拉高了，选择大PMOS可以加快预充，但是也会加大CL，使得拉低时间变长）全摆幅虽然没有了静态功耗，但是始终一直在翻转，开关活动性很高，导致总功耗很高优势： 晶体管少，CL小，每个扇入对前级只表现为一个负载晶体管 每个周期最多只能翻转一次，没有毛刺和虚假翻转 不存在短路功耗 劣势： 时钟功耗大，时钟节点每个时钟周期都要翻转 增加抗漏电器件时可能会有短路功耗 较高的开关活动性 噪声容限：输出高电平时，动态逻辑门的输出阻抗很大。因此 ，输出电平对噪声和干扰很敏感！其它信号的电容性耦合，可 能造成节点电荷损失，而且不能恢复。 20、 动态门的信号完整性问题电荷泄露（翻篇儿机关和亚阈值漏电引起）：为了防止泄露导致电平变化，要有较高的时钟频率，可以加电平恢复器，这里叫泄露晶体管，但是这样PDN导通时就会与泄露管产生竞争，变成有比逻辑，产生短路功耗电荷分享：求值时CL与PDN网络寄生电容分享电荷，可以给寄生电容节点预充电解决，但是会增加面积和功耗。电容耦合：解决办法：预充期间置所有输入为0，求值期间输入只能进行单个的01翻转 时钟馈通：由于预充器件的栅漏电容引起的预充器件的时钟输入与动态输出节点间的耦合效应。动态输出节点的电压可能上升到VDD以上21、 多米诺逻辑扇出由一个低阻抗输出的静态反相器驱动，提高了抗噪声能力 缓冲器隔离了内部和外部电容，减少了动态输出节点的电容 可以利用反相器驱动一个泄漏器件抵抗漏电和电荷重新分布 预充期间置所有输入为0，求值期间输入只能进行单个的01翻转，这样的话就不会存在预充管和PDN同时导通的情况，也就可以取消求值管：减少了时钟负载，提高下拉驱动能力，但会增加预充电周期 第七章 时序逻辑电路设计的设计 1、动态存储器要求定期刷新，要求从电容中读出信号时不会干扰所存储的电荷，因此要求通过具有高输入阻抗的器件来读取速度快，面积小 n2、静态存储器对扰动不敏感 n速度相对慢，面积相对大信号可以无限保持3、 时序参数的一般定义 （1） 建立（set-up）时间：tsu （2） 维持（hold）时间：thold （3） 时钟至输出（clk-q）时间（max）：tclk-q （4） 时钟周期：T （5） 数据至输出（d-q）时间（max）：td-q 4、 双稳电路5、 基于多路开关的锁存器传输门实现缺点：时钟信号的活性系数为1，有4个负载，功耗很大。 传输管实现 优点：时钟负载减小 缺点：第一个反相器的输入的高电平降低，从而影响噪声容限和开关性能，产生静态功耗 6、 主从（边沿）寄存器（两个反相的基于多路开关的锁存器串联）多路选择器实现：强制写入实现：优点：时钟晶体管的数目从8降到4 缺点：有比，强制写入。T1及其源驱动必须比I2 强。设计复杂。反向传导，T2 和I4 共同影响存储在I1I2 中的数据7、 时钟交叠引起的问题可以换用两相不交叠时钟8、 静态SR触发器时钟控制的SR触发器（同步时序电路）9、 简化的时钟同步SR触发器 10、 动态存储器比静态Latch和Register简单基于在寄生电容上存储电荷，由于漏电需要周期刷新，适用于高频时序电路高阻抗的内部动态节点易受噪声源的干扰n读操作不破坏信息：因此需要输入高阻抗的器件漏电影响了低功耗技术（例如无法停止时钟以节省功耗）n 解决漏电的办法：增加一个弱反馈反相器，构成伪静态 这会增加抗噪声能力，但会增加延时 除高性能数据通路外，一般均应使寄存器成为伪静态的或静态的 11、 CMOSClocked CMOS CMOS与传输门相比较的优点：对时钟交叠不敏感对传输门，不论其输出端是0还是1，输出端数据能被锁存住而不发生变 化的条件是：P管和N管必须同时关闭，只要有一个管子不关闭（例如由 于 ，非造成P管和N管同时导通），则输出端就会受输入端的影响。而对于CMOS（例如当N管接而P管接非时）在输出为0时，只有当非=0 时才有可能使输出从0变为1，而 =1时没有关系，即N管的导通不会影响 输出端的0值。在输出为1时，只要当=1时才有可能使输出从1变为0， 而非=0时没有关系，即P管的导通不会影响输出端的1值。但是如果时钟的上升和下降时间太慢 ，那么存在一个时间间隔，NMOS 和PMOS都导通，于是就会在输入 与输出间产生一条通路，从而破 坏电路状态。因此一般使时钟的 上升（下降）时间约小于CMOS latch传播延时的5倍真单相钟控寄存器（TSPCR）（我忍不了了！这一段都没见过啊啊啊啊啊绝望） TIPS： CMOS Latch 与TSPC Latch 在时钟的上升下降沿不够陡的情况下会 发生误操作。慢的时钟沿会引起NMOS和PMOS钟控管同时导通， 引起不确定值和竞争状态。因此应当仔细控制时钟的上升下降边 沿。例如必要时应当引入局部缓冲器以保证时钟的质量。 TSPC寄存器是动态寄存器，存储节点的高阻抗使电路对于噪声和 动态节点的漏电非常敏感，为此常常把一个反馈管加进到这个结 构中，使成为伪静态的结构。 12、 脉冲触发器优点：晶体管数目少，时钟负载小 缺点：设计验证复杂 常用于高性能处理器中相关时序参数特性自己看书，PPT上说的不清楚，我已经没脑子想这些了 13、 流水线流水线操作的优点：最高时钟频率可以提高（最小时钟周期减小） 若逻辑模块有大致相等的延时，忽略寄存器的延时，Tmin,pipeTmin / 3代价：2个额外寄存器和增加了等待时间（Latency）14、 施密特触发器对变化很慢的输入波形，输出端有快速的翻转响应，有利于恢复 信号波形。 正向变化和负向变化的输入信号有不同的开关阈值，类似磁滞（ Hysteresis）特性的VTC，可以抑制噪声。