物理第四章组合逻辑电路PPT学习教案

会计学1物理第四章组合逻辑电路物理第四章组合逻辑电路 逻辑电路按其功能分为: 组合逻辑电路和时序逻辑电路 电路任一时刻的输出状态只决定于该时刻各输入状态的组合，而与电路的原状态无关。 组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。第1页/共134页组合逻辑电路X0X1X2Xn-1Y0Y1Y2Ym-1X0、 X1、 X2 Xn-1输入变量Y0、 Y1、 Y2 Ym-1输出变量Y0=f0(X0， X1， X2 Xn-1）Y1=f1(X0， X1， X2 Xn-1）Y2=f2(X0， X1， X2 Xn-1）Ym-1=fm-1(X0， X1， X2 Xn-1）每一个输出变量是全部或部分输入变量的函数：X0X1Xn-1Y0Y1Yn-1第2页/共134页（1）根据给定逻辑图写出输出逻辑函数表达式 ； （2）对逻辑函数表达式化简，写出最简与或表达式；（3）根据最简表达式列出真值表；（4）由真值表说明给定电路的逻辑功能。第3页/共134页ABY0Y1ABABBABAY0=ABAABB=ABA+ABB=AB+ABY1=ABA BY0 Y1 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1逻辑功能：一位二进制加法。 Y0:本位和；Y1：进位位。组合电路如图所示，分析该电路的逻辑功能。第4页/共134页YD3SD2D1D0A0A1分析下面组合电路的逻辑功能。Y=SA1A0D3SA1A0D2SA1A0D1SA1A0D0Y=SA1A0D3+SA1A0D2+SA1A0D1+SA1A0D0第5页/共134页D31 10D21 00D10 100 1D00 00YA1A0SYD3SD2D1D0A0A1四选一数据选择器A1A0: 选择控制(地址)D3D2D1D0: 数据输入Y=SA1A0D3+SA1A0D2+SA1A0D1+SA1A0D0S: 使能端(选通端、片选端) 低电平有效第6页/共134页分析下面组合电路的逻辑功能。Y1Y2Y311AB111Y1=A+B=A BY3=A+B=ABY2=A+BA+B+=(A+B)(A+B)=AB+ABA B Y10 0 00 1 01 0 11 1 0Y2Y3 1 0 0 10 01 0功能: 当 AB 时, Y1=1 当 A=B 时, Y2=1 当 AB0 0 00 1 01 0 11 1 00010YAB=AiBiYAB=AiBi3.逻辑图：YA=B=AiBi+AiBi=Ai Bi+AiBiYABAiBi11 & &=第86页/共134页A3A2 A1 A0B3B2 B1 B0从高位开始比较，若A3B3 则AB，若A3B3 则AB A B3XXX1 0 0A3 B2XX1 0 0A3 = B3A2 B1X1 0 0A3 = B3A2 =B2A1 B01 0 0A3 = B3A2 =B2A1 = B1A0 Bi的条件：Ai=1，Bi=0；即AiB)=W3+Y3W2+Y3Y2W1+Y3Y2Y1W0+Y3Y2Y1Y0(AB)= (A=B)=集成化四位数值比较器7485A3A1B3B1A2A0B2B0YABYA=B7485ABABA=B低位比较输入第88页/共134页第89页/共134页用两片7485构成七位数值比较器。分段比较：先比较高三位， 若A6 A5 A4 =B6 B5 B4， 再比较低四位。七位数码输入比较输出YABYA=BABABA=BA3A2A1A0B3B2B1B07485（2）A6 A5 A4B6 B5 B4“1”A3A2A1A0B3B2B1B0YABYA=BABABA=B7485（1）A3A2A1A0B3B2B1B0第90页/共134页A3A2A1A4B3B2B1B4YABYA=BABABAB第91页/共134页第92页/共134页1、一位加法器（1）半加器不考虑低位进位输入，两数码X、Y相加，称半加 X Y F0 0 00 1 11 0 11 1 0C0001F=XY +XY=X Y+C=XY=1&FCXYXYFCCO第93页/共134页COCnXnYnFnCn-1CI被加数、加数以及低位的进位三者相加称为“全加”真值表1110100110010100111011101001110010100000CnFnCn-1 Yn Xn 全减器的真值表如何？第94页/共134页1110100110010100111011101001110010100000CnFnCn-1 Yn Xn Fn=XnYnCn1+XnYnCn1+ XnYnCn1+XnYnCn1=Xn(YnCn1)+Xn(YnCn1)=XnYnCn1Cn=XnYnCn1+XnYnCn1+ XnYnCn1+XnYnCn1=(XnYn)Cn1+XnYn=(XnYn)Cn1XnYn第95页/共134页An Bn Cn-1 Fn 经化简之后，用门电路实现需要6级门才能得到全加和！减少传输延迟的级数，是加法器设计的主要矛盾！AnBnDD2 D3D4D5D6D5CnCn1FnAnBn.第96页/共134页不化简，用全部最小项实现，需要3级门。Fn=XnYnCn1+XnYnCn1+ XnYnCn1+XnYnCn1Cn=XnYnCn1+XnYnCn1+ XnYnCn1+XnYnCn1XnYnCn1FnCn第97页/共134页写Fn、Cn的表达式1111-+=nnnnnnnnnnnnCYXCYXCYXCYXF1111-+=nnnnnnnnnnnnCYXCYXCYXCYXFF11-+=nnnnnnnCYCXYXC11-+=nnnnnnnnCYCXYXCC经变换后只要2级门。XnYnCn1FnCn第98页/共134页1110100110010100111011101001110010100000CnFnCn-1 Yn Xn 分析全加器真值表中Fn和Cn的关系, 除输入为”000”和”111”两种情况以外, Fn和Cn状态相反. 因此有下述表达式和电路.Fn=XnYnCn-1+XnCn+YnCn+Cn-1CnCn=XnYn+XnCn1+YnCn1XnYnFnCnCn1Cn要2级门; Fn要3级门第99页/共134页Fn=XnYnCn-1+XnCn+YnCn+Cn-1CnCn=XnYn+XnCn1+YnCn1XnYnCn1FnCnCn要2级门; Fn要3级门=XnYnCn1+XnCn+YnCn+Cn1Cn=XnYn+XnCn1+YnCn1第100页/共134页【例】分析下面由全加器构成的组合电路的逻辑功能1Xn2Xn1Yn2Yn1Cn2Cn1Cn-12Cn-11Fn2Fn+VCC地1781474183YA B CD ECn SnAn Bn Cn-Cn SnAn Bn Cn-Cn SnAn Bn Cn-简化真值表：A B CDE状态Y1 1 1 10 0 002个11 1 1个10 01 10 0102个11个1逻辑功能：五人表决电路第101页/共134页特点：电路简单，连接方便，但运算速度慢。第102页/共134页交替使用方案3、方案4两种电路,减少延迟级数.C4延迟级数: 4级F4延迟级数: 4级+1级XnYnFnCnCn1XnYnCn1FnCn第103页/共134页 串行进位的延迟级数与位数成正比.考虑设置专用的进位形成电路同时产生各位的进位Cn. 进位输入是由专门的“进位门”综合所有低位的加数、被加数及最低位进位来提供. 称”第104页/共134页C1、C2、C3、C4形成的条件:011111)(CYXYXC+=01122112222)()(CYXYXYXYXYX+=122222)(CYXYXC+=01122331122332233333)()()()(CYXYXYXYXYXYXYXYXYXC+=2233443344444)()(YXYXYXYXYXYXC011223344)()()(CYXYXYXYX+11224344)()(YXYXYXYX+=Gi = XiYi 叫产生进位函数Pi =Xi+Yi 叫传递进位函数C4=G4+P4G4+P4P3G2+P4P3P2G1+P4P3P2P1C0第105页/共134页按输入取反码,输出也取反码的规则，得第106页/共134页改写为第107页/共134页Cn延迟级数与位数无关: 都是2级; Fn都是3级C0F1F2F3F4C4X1Y1X2Y2X3Y3X4Y4第108页/共134页X2Y2C4+VCC地1891674283F2F1X1Y1F3X3Y3F4X4Y4C0用四位加法电路实现四位二进制数加、减法用四位加法电路实现8421码到余三码的转换用四位加法电路实现余三码到8421码的转换X1X2X3X4Y1Y2Y3Y4F1 F2 F3 F4C0C474283第109页/共134页利用74283及其它器件实现8421BCD码的加法运算9876543210D 十进制数 相加的和 二进制数 相加的和和C4 F4 F3 F2 F1 C4 F4 F3 F2 F1 19181716151413121110D 十进制数 相加的和 二进制数 相加的和和C4 F4 F3 F2 F1 C4 F4 F3 F2 F1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 1 1 0 0 1 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 1 0 0 1 1 0 0 0 1 1 0 0 0 1 1 1 0 0 1 1 1 0 1 0 0 0 0 1 0 0 0 0 1 0 0 1 0 1 0 0 1 00000000000 1 0 1 0 1 0 0 0 0 0 1 0 1 1 1 0 0 0 1 0 1 1 0 0 1 0 0 1 0 0 1 1 0 1 1 0 0 1 1 0 1 1 1 0 1 0 1 0 0 0 1 1 1 1 1 0 1 0 1 1 0 0 0 0 1 0 1 1 0 1 0 0 0 1 1 0 1 1 1 1 0 0 1 0 1 1 0 0 0 1 0 1 1 1 1 1 0 0 1 000000000011111111110000001111第110页/共134页X4X3X2X1Y4Y3Y2Y1F4 F3 F2 F1C0C474283X4X3X2X1Y4Y3Y2Y1F4 F3 F2 F1C0C474283A4A3A2A1B4B3B2B1.“1”F4 F3 F2 F1 A3A1B3B1A2A0B2B0YABYA=B7485ABABA=B.“1”.“1”.+.C4+第111页/共134页19181716151413121110D 十进制数 相加的和 二进制数 相加的和和C4 F4 F3 F2 F1 C4 F4 F3 F2 F1 0 1 0 1 0 1 0 0 0 0 0 1 0 1 1 1 0 0 0 1 0 1 1 0 0 1 0 0 1 0 0 1 1 0 1 1 0 0 1 1 0 1 1 1 0 1 0 1 0 0 0 1 1 1 1 1 0 1 0 1 1 0 0 0 0 1 0 1 1 0 1 0 0 0 1 1 0 1 1 1 1 0 0 1 0 1 1 0 0 0 1 0 1 1 1 1 1 0 0 1 11111111110000001111111111F2F1F4F30011011000110110C4=F4F3+F4F2C4= C4+C4=F4F3+F4F2+C4第112页/共134页C4=F4F3+F4F2+C4=F4F3F4F2C4X4X3X2X1Y4Y3Y2Y1F4 F3 F2 F1C0C474283A4A3A2A1B4B3B2B1X4X3X2X1Y4Y3Y2Y1F4 F3 F2 F1C0C474283F4 F3 F2 F1 C4.第113页/共134页用4位并行进位的思想可以展开到8位,16位,32位等, 但用中规模器件是不能现实的,因为进位产生逻辑的与或表达式项数与加法器位数成正比, “组合爆炸”.一种可行的方式是”片内并行,片间串行”,用4片4位快速进位加法器组成16位加法器 .此时,片内虽然是并行,但片间进位仍是串行逐片传递.产生C4, C8 , C12 , C16的延迟各是几级? Fn要几级?第114页/共134页用类似四位快速加法器中C1、C2、C3、C4形成的原理，去形成片间快速进位C4、C8、C12、C16 C8=(G8+P8G7+P8P7G6+P8P7P6G5) +P8P7P6P5(G4+P4G3+P4P3P2G1+P4P3P2P1C0)第115页/共134页第116页/共134页4位快速加法器的输出提供Pm、Gm 需2级延迟.产生C4, C8 , C12 , C16的延迟各是几级? Fn要几级?第117页/共134页超前进位扩展器, 使得C4, C8 , C12 , C16同时产生!第118页/共134页nALU是CPU的核心,不仅完成算术运算,而且完成逻 辑运算.nALU是多种功能集成在一起的器件,因此要有功能控 制端.n4位ALU的核心是4位并行 加法器,通过控制加法器的 一些逻辑门或改变进位逻 辑门能够获得多种功能.操作数被操作数结果进位功能控制 4位ALU第119页/共134页第120页/共134页+X1Y1C1F1C1NHC1NE1NH.C1NH=0E1NH=0110F1=C1N(X1+Y1)X1Y1=C1N X1Y1C1NH=1E1NH=01001F1=1(X1+Y1)X1Y1=1 X1Y1= X1Y1C1NH=1E1NH=101F1=1X1Y1=X1Y1功能表 XnYn 1 1 XnYn 1 0 不 用 0 1 加 0 0 功 能C1NHE1NH第121页/共134页第122页/共134页第123页/共134页n“奇偶检测”是检测数据中包含奇数个“1”，还是偶 数个“1”。 n采用奇偶检测方法，去检查数据传输和记录中是否 有错。 F=I0I1I2I3I4I5I6I7输入偶数个“1”时：F=0输入奇数个“1”时：F=1F 奇检测偶检测+第124页/共134页用“异或非”门构成奇偶校验电路I0I1=I0I1I0I1I2I3I4I5I6I7I8EOE输入偶数个“1”时：奇输出O为“0”偶输出E为“1”输入奇数个“1”时：奇输出O为“1”偶输出E为“0”E为“使能”控制端第125页/共134页I7I0I0I7I8 I0I0I7I8O O E E E I0I7E 奇偶检测发生器奇偶检测器奇偶码偶数个“1”“1”1 奇偶检测码偶数个“1”11第126页/共134页 信号经不同路径到达会合点有先有后称为“竞争”。 产生错误输出的现象称为“险象”(冒险)。 正向尖峰理想情况：YA A1负向尖峰Y1Y1Y2Y2第127页/共134页1、0型险象 在一瞬间输出出现了一个不应该有的负脉冲，这个负脉冲就称0型险象。2、1型险象 在一瞬间输出出现了一个不应该有的正脉冲，这个正脉冲就称1型险象。1. 代数法 若电路的输出逻辑函数表达式在某个条件下最后能出现A+A或AA的形式，说明该电路存在险象。 A+A的形式为0型险象，AA的形式为1型险象。第128页/共134页Y=AB+AC当B=C=1时，Y=A+A0型险象【例2】Y=(A+B)(A+C)当B=C=0时，Y=AA1型险象注意一个逻辑函数可能存在多个险象。【例3】Y=AB+AC+BC当B=1，C=0时，Y=A+A0型险象当A=0，C=1时，Y=B+B0型险象当A=1，B=0时，Y=C+C0型险象判别一个逻辑函数是否存在险象，一定要根据原函数表达式，而不能化简第129页/共134页111111BADC0011011000110110 相隔，无险象11111BADC0011011000110110 相交，无险象111111BADC0011011000110110 相切，有险象第130页/共134页1. 代数法 在不影响逻辑关系的前提下，加入冗余项或乘以多余因子，使之不出现A+A或AA的形式。【例】Y=AB+AC+BC+AC+AB+BC冗余项2、卡诺图法加多余的圈111111BADC0011011000110110第131页/共134页 在产生竞争冒险门的输入端加一个选通与门，选通脉冲在电路稳定后再加上。4、加滤波电容 在产生竞争冒险门的输出端与地之间加一个电容。因为冒险脉冲都很窄，加电容后可消除冒险脉冲。在TTL电路中该电容通常为几十几百PF。如上图所示。ABYG1G2选通脉冲C滤波电容第132页/共134页自己学习第133页/共134页